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參數(shù)資料
| 型號： | FW82371 |
| 廠商： | Intel Corp. |
| 英文描述： | PCI-TO-ISA / IDE XCELERATOR PIIX4 |
| 中文描述： | PCI到的ISA / IDE的XCELERATOR PIIX4 |
| 文件頁數(shù)： | 93/284頁 |
| 文件大?。?/td> | 1042K |
| 代理商： | FW82371 |
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E
5.1.10.
82371AB (PIIX4)
93
4/9/97 2:23 PM PIIX4aDS
INTEL CONFIDENTIAL
(until publication date)
PRELIMINARY
IDETIM—IDE TIMING REGISTER (FUNCTION 1)
Address Offset:
Default Value:
Attribute:
40–41h=Primary Channel; 42–43h=Secondary Channel
0000h
Read/Write Only
This register controls PIIX4’s IDE interface and selects the timing characteristics of the PCI Local Bus IDE cycle
for PIO and standard Bus Master transfers. Note that primary and secondary denotations distinguish between
the cables and the 0/1 denotations distinguish between master (0) and slave (1). See Table 14 for programming
values for various PIO Timing Modes.
Bit
Description
15
IDE Decode Enable (IDE).
1=Enable. 0=Disable. When enabled, I/O transactions on PCI targeting
the IDE ATA register blocks (command block and control block) are positively decoded on PCI and
driven on the IDE interface. When disabled, these accesses are subtractively decoded to ISA.
14
Slave IDE Timing Register Enable (SITRE).
1=Enable SIDETIM Register. 0=Disable (default)
SIDETIM Register. When enabled, the ISP and RTC values can be programmed uniquely for each
drive 0 through the fields in this register and these values can be programmed for each
drive 1 through the SIDETIM Register. When disabled, the ISP and RTC values programmed in this
register apply to both drive 0 and drive 1 on each channel.
13:12
IORDY Sample Point (ISP).
This field selects the number of PCI clocks between DIOx# assertion
and the first IORDY sample point.
Bits[13:12]
00
01
10
11
Number Of Clocks
5
4
3
2
11:10
Reserved
9:8
Recovery Time (RTC).
This field selects the minimum number of PCI clocks between the last
IORDY# sample point and the DIOx# strobe of the next cycle.
Bits[9:8]
00
01
10
11
Number Of Clocks
4
3
2
1
7
DMA Timing Enable Only (DTE1).
When DTE1=0, both DMA (bus master) and PIO data transfers
for drive 1 use the fast timing mode (this is the preferred setting for optimal performance). When
DTE1=1, fast timing mode is enabled for DMA data transfers for drive 1.
PIO transfers run in compatible timing.
6
Prefetch and Posting Enable (PPE1).
When PPE1=1, prefetch and posting to the IDE data port is
enabled for drive 1.
When PPE1=0, prefetch and posting is disabled for drive 1.
5
IORDY Sample Point Enable Drive Select 1 (IE1).
When IE1=0, IORDY sampling is disabled for
drive 1. The internal IORDY signal is forced asserted guaranteeing that IORDY is sampled asserted
at the first sample point as specified by the ISP field in this register.
When IE1=1 and the currently selected drive (via a copy of bit 4 of 1x6h) is drive 1, all accesses to
the enabled I/O address range sample IORDY. The IORDY sample point is specified by the ISP field
in this register.
相關(guān)PDF資料 |
PDF描述 |
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| FWB150 | 1.5 AMP FAST RECOVERY BRIDGE RECTIFIERS |
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