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參數(shù)資料
| 型號(hào)： | FW82371 |
| 廠商： | Intel Corp. |
| 英文描述： | PCI-TO-ISA / IDE XCELERATOR PIIX4 |
| 中文描述： | PCI到的ISA / IDE的XCELERATOR PIIX4 |
| 文件頁(yè)數(shù)： | 55/284頁(yè) |
| 文件大?。?/td> | 1042K |
| 代理商： | FW82371 |
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E
4.1.4.
82371AB (PIIX4)
55
4/9/97 2:23 PM PIIX4aDS
INTEL CONFIDENTIAL
(until publication date)
PRELIMINARY
PCISTS—PCI DEVICE STATUS REGISTER (FUNCTION 0)
Address Offset:
Default Value:
Attribute:
06–07h
0280h
Read/Write
The PCISTS Register reports the occurrence of a PCI master-abort by PIIX4 or a PCI target-abort when PIIX4 is
a master. The register also indicates PIIX4 DEVSEL# signal timing.
Bit
Description
15
Detected Parity Error (Not Implemented).
Read as 0.
14
Signaled SERR# Status (SERRS)—R/WC.
When PIIX4 asserts the SERR# signal, this bit is set to
1.
Software sets this bit to a 0 by writing a 1 to it.
13
Master-Abort Status (MAS)—R/WC.
When PIIX4, as a master (for function 0), generates a master-
abort, MAS is set to a 1. Software sets MAS to 0 by writing a 1 to this bit location.
12
Received Target-Abort Status (RTA)—R/WC.
When PIIX4 is a master on the PCI Bus (for function
0) and receives a target-abort, this bit is set to a 1. Software sets RTA to 0 by writing
a 1 to this bit location.
11
Signaled Target-Abort Status (STA)—R/WC.
This bit is set when PIIX4 ISA bridge function is
targeted with a transaction that PIIX4 terminates with a target abort. Software sets STA to 0 by
writing a 1 to this bit location.
10:9
DEVSEL# Timing Status (DEVT)—RO.
PIIX4 always generates DEVSEL# with medium timing for
function 0 I/O cycles. Thus, DEVT=01. This DEVSEL# timing does not include Configuration cycles.
8
PERR# Response (Not Implemented).
PIIX4 does not detect or respond to parity errors.
Read as
0.
7
Fast Back to Back—RO.
This bit indicates that PIIX4 as a target is capable of accepting fast back-
to-back transactions.
6:0
Reserved.
Read as 0s.
4.1.5.
RID—REVISION IDENTIFICATION REGISTER (FUNCTION 0)
Address Offset:
Default Value:
Attribute:
08h
Initial Stepping=00h.
Refer to PIIX4 Specification Updates latest value.
Read Only
This 8-bit register contains device stepping information. Writes to this register have no effect.
Bit
Description
7:0
Revision ID Byte.
The register is hardwired to the default value.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| FW82801E | Intel 82801E Communications I/O Controller Hub (C-ICH) |
| FWB150 | 1.5 AMP FAST RECOVERY BRIDGE RECTIFIERS |
| FWB151 | 1.5 AMP FAST RECOVERY BRIDGE RECTIFIERS |
| FWB1510 | 1.5 AMP FAST RECOVERY BRIDGE RECTIFIERS |
| FWB152 | 1.5 AMP FAST RECOVERY BRIDGE RECTIFIERS |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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| FW82371MB | 制造商:Rochester Electronics LLC 功能描述:PCI-ISA BRIDGE, T&R, SPEC SL3CG - Bulk |
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