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參數(shù)資料
| 型號(hào)： | FW82371 |
| 廠商： | Intel Corp. |
| 英文描述： | PCI-TO-ISA / IDE XCELERATOR PIIX4 |
| 中文描述： | PCI到的ISA / IDE的XCELERATOR PIIX4 |
| 文件頁(yè)數(shù)： | 162/284頁(yè) |
| 文件大小： | 1042K |
| 代理商： | FW82371 |
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82371AB (PIIX4)
E
162
4/9/97 2:23 PM PIIX4aDS
INTEL CONFIDENTIAL
(until publication date)
PRELIMINARY
8.4.6.
CHANNEL PRIORITY
For priority resolution, the DMA consists of two logical channel groups: channels 0–3 and channels 4–7. Each
group may be in either fixed or rotate mode, as determined by the DMA Command Register.
DMA I/O slaves normally assert their DREQ line to arbitrate for DMA service. However, a software request for
DMA service can be presented through each channel’s DMA Request Register. A software request is subject to
the same prioritization as any hardware request. Please see the detailed register description for Request
Register programming information in the DMA Register description section.
Fixed Priority
The initial fixed priority structure is as follows:
High priority...Low priority
(0, 1, 2, 3) (5, 6, 7)
The fixed priority ordering is 0, 1, 2, 3, 5, 6, and 7. In this scheme, Channel 0 has the highest priority, and
channel 7 has the lowest priority. Channels [3:0] of DMA-1 assume the priority position of Channel 4 in
DMA-2, thus taking priority over channels 5, 6, and 7.
Rotating Priority
Rotation allows for “fairness” in priority resolution. The priority chain rotates so that the last channel serviced is
assigned the lowest priority in the channel group (0–3, 5–7).
Channels 0–3 rotate as a group of four. They are always placed between Channel 5 and Channel 7 in the priority
list.
Channel 5–7 rotate as part of a group of four. That is, channels (5–7) form the first three positions in the rotation,
while channel group (0–3) comprises the fourth position in the arbitration.
8.4.7.
REGISTER FUNCTIONALITY
Please see the “DMA Register description” section, for detailed information on register programming, bit
definitions, and default values/functions of the DMA registers after CPURST is valid.
DMA Channel 4 is used to cascade the two DMA controllers together and should not be programmed for any
mode other than cascade. The DMA Channel Mode Register for channel 4 will default to cascade mode. Special
attention should also be taken when programming the Command and Mask Registers as related to channel 4.
8.4.8.
ADDRESS COMPATIBILITY MODE
Whenever the DMA is operating, the addresses do not increment or decrement through the High and Low Page
Registers. This is compatible with the 82C37 and Page Register implementation used in the PC-AT. This mode
is set after CPURST is valid.
相關(guān)PDF資料 |
PDF描述 |
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| FWB150 | 1.5 AMP FAST RECOVERY BRIDGE RECTIFIERS |
| FWB151 | 1.5 AMP FAST RECOVERY BRIDGE RECTIFIERS |
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參數(shù)描述 |
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