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參數(shù)資料
| 型號： | FW82371 |
| 廠商： | Intel Corp. |
| 英文描述： | PCI-TO-ISA / IDE XCELERATOR PIIX4 |
| 中文描述： | PCI到的ISA / IDE的XCELERATOR PIIX4 |
| 文件頁數(shù)： | 18/284頁 |
| 文件大?。?/td> | 1042K |
| 代理商： | FW82371 |
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82371AB (PIIX4)
E
18
4/9/97 2:23 PM PIIX4aDS
INTEL CONFIDENTIAL
(until publication date)
PRELIMINARY
Name
Type
Description
STOP#
I/O
STOP.
STOP# indicates that PIIX4, as a Target, is requesting an initiator to stop the
current transaction. As an Initiator, STOP# causes PIIX4 to stop the current transaction.
STOP# is an output when PIIX4 is a Target and an input when PIIX4 is an Initiator.
STOP# is tri-stated from the leading edge of PCIRST#. STOP# remains tri-stated until
driven by PIIX4 as a slave.
During Reset:
High-Z
After Reset:
High-Z
During POS:
High-Z
TRDY#
I/O
TARGET READY.
TRDY# indicates PIIX4’s ability to complete the current data phase
of the transaction. TRDY# is used in conjunction with IRDY#. A data phase is
completed when both TRDY# and IRDY# are sampled asserted. During a read, TRDY#
indicates that PIIX4, as a Target, has place valid data on AD[31:0]. During a write, it
indicates PIIX4, as a Target is prepared to latch data. TRDY# is an input to PIIX4 when
PIIX4 is the Initiator and an output when PIIX4 is a Target. TRDY# is
tri-stated from the leading edge of PCIRST#. TRDY# remains tri-stated until driven
by PIIX4 as a slave.
During Reset:
High-Z
After Reset:
High-Z
During POS:
High-Z
NOTES:
All of the signals in the host interface are described in the Pentium Processor data sheet. The preceding table
highlights PIIX4 specific uses of these signals.
2.1.2.
ISA BUS INTERFACE
Name
Type
Description
AEN
O
ADDRESS ENABLE.
AEN is asserted during DMA cycles to prevent I/O slaves from
misinterpreting DMA cycles as valid I/O cycles. When negated, AEN indicates that an
I/O slave may respond to address and I/O commands. When asserted, AEN informs
I/O resources on the ISA bus that a DMA transfer is occurring. This signal is also
driven high during PIIX4 initiated refresh cycles.
During Reset:
High-Z
After Reset:
Low
During POS:
Low
BALE
O
BUS ADDRESS LATCH ENABLE.
BALE is asserted by PIIX4 to indicate that the
address (SA[19:0], LA[23:17]) and SBHE# signal lines are valid. The LA[23:17]
address lines are latched on the trailing edge of BALE. BALE remains asserted
throughout DMA and ISA master cycles.
During Reset:
High-Z
After Reset:
Low
During POS:
Low
IOCHK#/
GPI0
I
I/O CHANNEL CHECK.
IOCHK# can be driven by any resource on the ISA bus.
When asserted, it indicates that a parity or an uncorrectable error has occurred for
a device or memory on the ISA bus. A NMI will be generated to the CPU if the NMI
generation is enabled. If the EIO bus is used, this signal becomes a general purpose
input.
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PDF描述 |
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| FWB150 | 1.5 AMP FAST RECOVERY BRIDGE RECTIFIERS |
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