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參數(shù)資料
| 型號： | FW82371 |
| 廠商： | Intel Corp. |
| 英文描述： | PCI-TO-ISA / IDE XCELERATOR PIIX4 |
| 中文描述： | PCI到的ISA / IDE的XCELERATOR PIIX4 |
| 文件頁數(shù)： | 127/284頁 |
| 文件大?。?/td> | 1042K |
| 代理商： | FW82371 |
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E
7.1.17.
82371AB (PIIX4)
127
4/9/97 2:23 PM PIIX4aDS
INTEL CONFIDENTIAL
(until publication date)
PRELIMINARY
DEVRESA—DEVICE RESOURCE A (FUNCTION 3)
Address Offset:
Default Value:
Attribute:
5C–5Fh
00h
Read/Write
Bit
Description
31
Device 8 EIO Enable (EIO_EN_DEV8)—R/W.
1=Enable PCI access to the device 8 enabled I/O
ranges to be claimed by PIIX4 and forwarded to the ISA/EIO bus. 0=Disable. The LPT_MON_EN
must be set to enable the decode.
30
Device 13 EIO Enable (EIO_EN_DEV13)—R/W.
1=Enable PCI accesses to the device 13 enabled
memory and I/O ranges to be claimed by PIIX4 and forwarded to the ISA/EIO bus. 0=Disable. The
MEM_EN_DEV13 or IO_EN_DEV13 must be set to enable the memory or IO decodes respectively.
29
Device 12 EIO Enable (EIO_EN_DEV12)—R/W.
1=Enable PCI accesses to the device 12 enabled
memory and I/O ranges to be claimed by PIIX4 and forwarded to the ISA/EIO bus. 0=Disable. The
MEM_EN_DEV12 or IO_EN_DEV12 must be set to enable the memory or IO decodes respectively.
28
Device 11 Keyboard Enable (KBC_EN_DEV11)—R/W.
1=Enable PCI bus decode for accesses to
keyboard controller I/O ports (60h and 64h).
0=Disable. The EIO enable bit,
idle enable bit, or trap
enable bit
for this device must also be set in order to enable these respective functions.
27
Graphics A/B Segment Memory Enable (GRAPH_AB _EN)—R/W.
1=Enable PCI bus decode for
accesses to the PC compatible frame buffer ranges (A and B segments). 0=Disable.
PIIX4 does not
positive decode
these accesses for forwarding to the ISA bus.
26
Graphics I/O Enable (GRAPH_IO_EN)—R/W.
1=Enable PCI bus decode for accesses to the VGA
I/O addresses (3B0h–3DFh). 0=Disable. PIIX4 does not positive decode these accesses for
forwarding to the ISA bus.
25
SoundBlaster EIO Enable (SB_EIO_EN)—R/W.
1=Enable PCI bus decode for accesses to the
SoundBlaster device enabled decode ranges (bits[3,5:6]) to be claimed by PIIX4 and forwarded to
the ISA/EIO bus. The SB_EN bit must be set to enable their respective ranges. 0=Disable.
24
Linear Frame Buffer Decode Enable (LFB_DEC_EN)—R/W.
1=Enable PCI bus decode for
accesses to the generic memory range for linear frame buffer. 0=Disable. The linear frame buffer
address range is defined by the linear frame buffer base address and mask bits (bits[23:10]). PIIX4
does not positive decode these accesses for forwarding to the ISA bus.
23:22
Linear Frame Buffer Mask (LFB_MASK_DEV11)—R/W.
This field defines a 2-bit mask for the
linear frame buffer address, corresponding to AD[21:20]. A ‘1’ in a bit position indicates that the
corresponding address bit is masked (i.e. ignored) when performing the decode. This field defines
the size of the linear frame buffer window. Note that programming these bits to ‘10’ results in a split
address range.
21:10
Linear Frame Buffer Base Address (LFB_BASE_DEV11)—R/W.
This field defines the 12-bit
memory base address range, corresponding to AD[31:20] for the linear frame buffer address. This
field in conjunction with the LFB_MASK_DEV11 field defines a 1
8-Mbyte linear frame buffer that
can be enabled for monitoring using the device monitoring system 11.
相關(guān)PDF資料 |
PDF描述 |
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