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參數資料
| 型號： | FUSION878A |
| 廠商： | CONEXANT SYSTEMS |
| 元件分類： | 顏色信號轉換 |
| 英文描述： | COLOR SIGNAL DECODER, PQFP128 |
| 封裝： | PLASTIC, QFP-128 |
| 文件頁數： | 61/180頁 |
| 文件大?。?/td> | 2067K |
| 代理商： | FUSION878A |
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Fusion 878A
5.0 Control Register Definitions-Function 0
PCI Video Decoder
5.3 Local Registers (Memory Mapped)
100600B
Conexant
5-35
0x110—I2C Data/Control Register
Bits
Type
Default
Name
Description
[31:24]
RW
—
I2CDB0
First byte sent in an I2C transaction. Typically this will be the base or chip
7-bit address and the R/W bit.
[23:16]
RW
—
I2CDB1
Second byte sent in an I2C write transaction, usually a sub-address.
[15:8]
RW
—
I2CDB2
Third byte sent in an I2C write transaction, usually the data byte. After a read
transaction, this byte register will contain the data read from the slave.
[7]
RW
0
I2CMODE
I2C mode.
0 = Software mode
1 = Hardware mode
[6]
RW
0
I2CRATE
I2C timing frequency.
0 = 99.2 kHz mode
1 = 396.8 kHz mode
[5]
RW
0
I2CNOSTOP
I2C stop mode.
0 = Transmits stop at end of transaction
1 = Does not transmit stop at end of transaction. Holds SCL low.
[4]
RW
0
I2CNOS1B
I2C start mode.
0 = Transmits START or repeated START transactions. The R/W status
from bit 24 is saved for any future 1 byte transactions.
1 = Enables 1 byte read or write without START
[3]
RW
0
I2CSYNC
I2C synchronization.
0 = Disallows the slave to insert wait states
1 = Allows the slave to insert bit-level clock wait states
[2]
RW
0
I2CW3BRA
Number of bytes sent and master/slave acknowledge. This bit has no
meaning when I2CNOS1B (bit 4) is high during a write transaction.
0 = Writes transaction of 2 bytes I2CDB(0-1). During a 1-byte read trans-
action (I2CNOS1B is high), master sends a NACK to end the reads
from the slave.
1 = Writes transaction of 3 bytes I2CDB(0-2). During a 1-byte read trans-
action (I2CNOS1B is high), master sends an ACK after reading the
data byte.
[1]
RW
1
I2CSCL
A value of 1 releases the SCL output, and a 0 forces the SCL output low. This
bit must be set to a 1 during hardware mode. This override is for direct
software control of the bus. Reading this bit provides access to the buffered
SCL input pin.
[0]
RW
1
I2CSDA
A value of 1 releases the SDA output, and a 0 forces the SDA output low. This
bit must be set to a 1 during hardware mode. This override is for direct
software control of the bus. Reading this bit provides access to the buffered
SDA input pin.
相關PDF資料 |
PDF描述 |
|---|---|
| FVXO-HC53BR-FREQ | VCXO, CLOCK, 0.75 MHz - 250 MHz, HCMOS OUTPUT |
| FVXO-HC72BR-FREQ | VCXO, CLOCK, 0.75 MHz - 180 MHz, HCMOS OUTPUT |
| FVXO-HC73B-FREQ | VCXO, CLOCK, 0.75 MHz - 250 MHz, HCMOS OUTPUT |
| FVXO-LC52BR-FREQ | VCXO, CLOCK, 0.75 MHz - 1000 MHz, LVDS OUTPUT |
| FVXO-LC72BR-FREQ | VCXO, CLOCK, 0.75 MHz - 1000 MHz, LVDS OUTPUT |
相關代理商/技術參數 |
參數描述 |
|---|---|
| FUSZ03 | 制造商:Honeywell Sensing and Control 功能描述: |
| FUTURE 1AA PLUS | 制造商:Ansmann 功能描述: 制造商:ANSMANN AG 功能描述: |
| FUTURE 2AA PLUS | 制造商:Ansmann 功能描述: 制造商:ANSMANN AG 功能描述: |
| FUTURE 2C PLUS | 制造商:Ansmann 功能描述: 制造商:ANSMANN AG 功能描述: |
| FUTURE 3D PLUS | 制造商:Ansmann 功能描述: 制造商:ANSMANN AG 功能描述: |
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