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參數(shù)資料
| 型號： | FUSION878A |
| 廠商： | CONEXANT SYSTEMS |
| 元件分類： | 顏色信號轉(zhuǎn)換 |
| 英文描述： | COLOR SIGNAL DECODER, PQFP128 |
| 封裝： | PLASTIC, QFP-128 |
| 文件頁數(shù)： | 32/180頁 |
| 文件大?。?/td> | 2067K |
| 代理商： | FUSION878A |
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Fusion 878A
5.0 Control Register Definitions-Function 0
PCI Video Decoder
5.3 Local Registers (Memory Mapped)
100600B
Conexant
5-9
0x000—Device Status Register (DSTATUS)
Upon reset DSTATUS is initialized to 0x00. COF is the LSB. The COF and LOF status bits hold their values
until reset to their default values. The other six bits do not hold their values, but continually output the status.
Bits
Type
Default
Name
Description
[7]
RW
0
PRES
Video Present Status. Video is determined as not present when an input sync is
not detected in 31 consecutive line periods.
0 = Video not present.
1 = Video present.
[6]
RW
0
HLOC
Device in H-lock. If HSYNC is found within
±1 clock cycle of the expected
position of HSYNC for 32 consecutive lines, this bit is set to a logical 1. Once it
is set, if HSYNC is not found within
±1 clock cycle of the expected position of
HSYNC for 32 consecutive lines, this bit is set to a logical 0. Writes to this bit are
ignored.
This bit indicates the stability of the incoming video. While it is an indicator
of horizontal locking, some video sources will characteristically vary from line to
line by more than one clock cycle so this bit will never be set.
0 = Device not in H-lock.
1 = Device in H-lock.
[5]
RW
0
FIELD
Field Status. This bit reflects whether an odd or even field is being decoded.
0 = Odd field.
1 = Even field.
[4]
RW
0
NUML
This bit identifies the number of lines found in the video stream. This bit is used
to determine the type of video input to the Fusion 878A. Before this status bit
will change, 32 consecutive fields with the same number of lines are required.
0 = 525 line format (NTSC/PAL-M).
1 = 625 line format (PAL/SECAM).
[3]
Reserved
[2]
RW
0
PLOCK
A logical 1 indicates the PLL is out of lock. Once software has initialized the PLL
to run at the desired frequency, this bit should be read and cleared until it is no
longer set (up to 100 ms). Then the clock input mode should be switched from
XTAL to PLL.
[1]
RW
0
LOF
Luma ADC Overflow. On power-up, this bit is set to 0. If an ADC overflow
occurs, the bit is set to a logical 1. It is reset after being written to or a chip reset
occurs.
[0]
RW
0
COF
Chroma ADC Overflow. On power-up, this bit is set to 0. If an ADC overflow
occurs, the bit is set to a logical 1. It is reset after being written to or a chip reset
occurs.
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PDF描述 |
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