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參數(shù)資料
| 型號(hào)： | FUSION878A |
| 廠商： | CONEXANT SYSTEMS |
| 元件分類： | 顏色信號(hào)轉(zhuǎn)換 |
| 英文描述： | COLOR SIGNAL DECODER, PQFP128 |
| 封裝： | PLASTIC, QFP-128 |
| 文件頁數(shù)： | 26/180頁 |
| 文件大小： | 2067K |
| 代理商： | FUSION878A |
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Fusion 878A
5.0 Control Register Definitions-Function 0
PCI Video Decoder
5.2 PCI Configuration Registers (Header)
100600B
Conexant
5-3
5.2 PCI Configuration Registers (Header)
The following types are used to specify how the Fusion 878A registers are implemented:
0x00—Vendor and Device ID Register
0x04—Command and Status Register
The Command[15:0] register provides control over ability to generate and respond to PCI cycles. When a 0 is
written to this register, Fusion 878A is logically disconnected from the PCI bus except for configuration cycles.
The unused bits in this register are set to a logical 0. The Status[31:16] register is used to record status
information regarding PCI bus related events.
ROx
Read only with default value = x.
RW
Read/Write. All bits initialized to 0 at RST, unless otherwise stated.
RW*
Same as RW, but data read may not be same as data written.
RR
Same as RW, but writing a 1 resets corresponding bit location. Writing a 0 has no effect.
Bits
Type
Default
Name
Description
[31:16]
RO
0x036E
Device ID
Identifies the particular device or Part ID Code.
[15:0]
RO
0x109E
Vendor ID
Identifies manufacturer of device, assigned by the PCI SIG.
Bits
Type
Default
Name
Description
[31]
RR
0
Detected Parity Error
Set when a parity error is detected, in the address or data,
regardless of the Parity Error Response control bit.
[30]
RR
0
Signaled System Error
Set when SERR is asserted.
[29]
RR
0
Received Master Abort
Set when master transaction is terminated with Master Abort.
[28]
RR
0
Received Target Abort
Set when master transaction is terminated with Target Abort.
[27]
RR
0
Signaled Target Abort
Set when target terminates transaction with Target Abort. This
occurs when detecting an address parity error.
[26:25]
RO
01
Address Decode Time
Responds with medium DEVSEL timing.
[24]
RR
0
Data Parity Reported
A value of 1 indicates that the bus master asserted PERR during a
read transaction or observed PERR asserted by target when
writing data to target. The Parity Error Response bit in the
command register must have been enabled.
[23]
RO
1
FB2B Capable
Target capable of fast back-to-back transactions.
[20]
RO
1
New Capabilities
A value of 1 indicates that the value read at PCI configuration
offset 0x34 is a pointer in configuration space to a linked list of
new capabilities.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| FVXO-HC53BR-FREQ | VCXO, CLOCK, 0.75 MHz - 250 MHz, HCMOS OUTPUT |
| FVXO-HC72BR-FREQ | VCXO, CLOCK, 0.75 MHz - 180 MHz, HCMOS OUTPUT |
| FVXO-HC73B-FREQ | VCXO, CLOCK, 0.75 MHz - 250 MHz, HCMOS OUTPUT |
| FVXO-LC52BR-FREQ | VCXO, CLOCK, 0.75 MHz - 1000 MHz, LVDS OUTPUT |
| FVXO-LC72BR-FREQ | VCXO, CLOCK, 0.75 MHz - 1000 MHz, LVDS OUTPUT |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| FUSZ03 | 制造商:Honeywell Sensing and Control 功能描述: |
| FUTURE 1AA PLUS | 制造商:Ansmann 功能描述: 制造商:ANSMANN AG 功能描述: |
| FUTURE 2AA PLUS | 制造商:Ansmann 功能描述: 制造商:ANSMANN AG 功能描述: |
| FUTURE 2C PLUS | 制造商:Ansmann 功能描述: 制造商:ANSMANN AG 功能描述: |
| FUTURE 3D PLUS | 制造商:Ansmann 功能描述: 制造商:ANSMANN AG 功能描述: |
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