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參數(shù)資料
| 型號： | AMDK86 |
| 英文描述： | AMD K86 - AMD K86 Family BIOS and Software Tools Developers Guide |
| 中文描述： | AMD的K86 - AMD的K86系列BIOS和軟件工具開發(fā)人員指南 |
| 文件頁數(shù)： | 78/144頁 |
| 文件大小： | 2179K |
| 代理商： | AMDK86 |
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66
AMD-K5 Processor
AMD K86 Family BIOS and Software Tools Developers Guide
21062E/0—June 1997
Preliminary Information
Figure 17. Page-Table Entry (PTE)
Table 21. Page-Table Entry (PTE) Fields
Bit
Mnemonic
BASE
Description
Physical Base Address The physical base address of a 4-Kbyte page.
Software may use the field to store any type of information.
When the page-table entry is not present (P bit cleared), bits 31–1
become available to software.
Global*
0 = local, 1 = global.
This bit is ignored in page-table entries, although clearing it to 0
preserves consistent usage of this bit between page-table and
page-directory entries.
The processor sets this bit to 1 during a write to the page that is
mapped by this page-table entry.
0 = not written, 1 = written.
The processor sets this bit to 1 during a read or write to any page
that is mapped by this page-table entry.
0 = not read or written, 1 = read or written.
Specifies cacheability for all locations in the page mapped by this
page-table entry. Whether a location is actually cached also
depends on several other factors.
0 = cacheable page, 1 = non-cacheable.
Function
31–12
11–9
AVL
Available to Software
8
G
7
PS
Page Size
6
D
Dirty
5
A
Accessed
4
PCD
Page Cache Disable
Note:
*
The AMD-K5 processor supports global paging only on Models 1, 2, and 3, with a Stepping of 4 or greater.
8
7
6
5
4
3
2
1
0
31
P
C
D
U
/
S
W
/
R
G
9
10
11
12
A
V
L
P
S
A
P
W
T
P
Physical Page Base Address
Reserved
21
22
Symbol
AVL
G
PS
A
PCD
PWT
U/S
W/R
P
Description
Available to Software
Global
Page Size 1 = 4 Mbytes
Reserved = 0
Accessed
Page Cache Disable
Page Writethrough
User/Supervisor
Write/Read
Present (valid)
Bits
11–9
8
7
6
5
4
3
2
1
0
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PDF描述 |
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