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參數(shù)資料
| 型號： | AMDK86 |
| 英文描述： | AMD K86 - AMD K86 Family BIOS and Software Tools Developers Guide |
| 中文描述： | AMD的K86 - AMD的K86系列BIOS和軟件工具開發(fā)人員指南 |
| 文件頁數(shù)： | 54/144頁 |
| 文件大?。?/td> | 2179K |
| 代理商： | AMDK86 |
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42
AMD-K5 Processor
AMD K86 Family BIOS and Software Tools Developers Guide
21062E/0—June 1997
Preliminary Information
I
Implemented Test Data Registers—Boundary Scan
Register, Device Identification Register, and Bypass
Register. See “JTAG Register Organization” on page 44 for
more information.
Note:
See Table 18 on page 49 for more information.
Boundary Scan Test
Functional
Description
The boundary scan testing uses a shift register, contained in a
boundary scan cell, located between the core logic and the I/O
buffers adjacent to each component pin. Signals at each input
and output pin are controlled and observed using scan testing
techniques. The boundary scan cells are interconnected to form
a shift register chain. This register chain, called a Boundary
Scan Register (BSR), constructs a serial path surrounding the
core logic, enabling test data to be shifted through the
boundary scan path. When the system enters the Boundary
Scan Test mode, the BSR chain is directed by a test program to
pass data along the shift register path.
If all the components used to construct a circuit or PCB contain
a boundary scan cell architecture, the resulting serial path can
be used to perform component interconnect testing.
Boundary Scan
Architecture
Boundary Scan architecture has four basic elements:
I
Test Access Port (TAP)
TAP Controller
Instruction Register (IR). See “Instruction Register” on
page 44 for more information.
Test Data Registers. See “Registers” on page 43 for more
information.
I
I
I
The Instruction and Test Data Registers have separate shift
register access paths connected in parallel between the Test
Data In (TDI) and Test Data Out (TDO) pins. Path selection and
boundary scan cell operation is controlled by the TAP
Controller. The controller initializes at start-up, but the Test
Reset (
TRST
) input can asynchronously reset the test logic, if
required.
All system integrated circuit (IC) I/O signals are shifted in and
out through the serial Test Data In (TDI) and Test Data Out
(TDO) path. The TAP Controller is enabled by the Test Mode
Select (TMS) input. The Test Clock (TCK), obtained from a
system level bus or Automatic Test Equipment (ATE), supplies
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