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參數(shù)資料
| 型號(hào)： | AMDK86 |
| 英文描述： | AMD K86 - AMD K86 Family BIOS and Software Tools Developers Guide |
| 中文描述： | AMD的K86 - AMD的K86系列BIOS和軟件工具開發(fā)人員指南 |
| 文件頁數(shù)： | 7/144頁 |
| 文件大?。?/td> | 2179K |
| 代理商： | AMDK86 |
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List of Figures
vii
21062E/0—June 1997
AMD K86 Family BIOS and Software Tools Developers Guide
Preliminary Information
List of Figures
Figure 1.
Figure 2.
Figure 3.
Figure 4.
SMM Memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
Hardware Configuration Register (HWCR) . . . . . . . . . . . . . . . 23
Array Access Register (AAR) . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
Test Formats: Dcache Tags for the AMD-K5 Processor
Model 0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
Test Formats: Dcache Tags for the AMD-K5 Processor
Model 1 and Greater . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
Test Formats: Dcache Data for All Models of
the AMD-K5 Processor. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
Test Formats: Icache Tags for the AMD-K5 Processor
Model 0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
Test Formats: Icache Tags for the AMD-K5 Processor
Model 1 and Greater . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
Test Formats: Icache Instructions for the AMD-K5 Processor
Model 0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
Test Formats: Icache Instructions for the AMD-K5 Processor
Model 1 and Greater . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
Test Formats: 4-Kbyte TLB for All Models of
the AMD-K5 Processor. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
Test Formats: 4-Mbyte TLB for All Models of
the AMD-K5 Processor. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37
Control Register 4 (CR4). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58
4-Kbyte Paging Mechanism. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61
4-Mbyte Paging Mechanism . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62
Page-Directory Entry (PDE) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63
Page-Table Entry (PTE). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66
EFLAGS Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70
Task State Segment (TSS). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77
Machine-Check Address Register (MCAR) . . . . . . . . . . . . . . . . 80
Machine-Check Type Register (MCTR). . . . . . . . . . . . . . . . . . . 81
Write Allocate Top-of-Memory and Control Register
(WATMCR)—MSR 85h . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84
Write Allocate Programmable Memory Range Register
(WAPMRR)—MSR 86h . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84
Debug Register DR7 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114
Debug Register DR6 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 115
Debug Registers DR5 and DR4. . . . . . . . . . . . . . . . . . . . . . . . . 115
Debug Registers DR3, DR2, DR1, and DR0. . . . . . . . . . . . . . . 116
Figure 5.
Figure 6.
Figure 7.
Figure 8.
Figure 9.
Figure 10.
Figure 11.
Figure 12.
Figure 13.
Figure 14.
Figure 15.
Figure 16.
Figure 17.
Figure 18.
Figure 19.
Figure 20.
Figure 21.
Figure 22.
Figure 23.
Figure 24.
Figure 25.
Figure 26.
Figure 27.
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