
Table of Contents
vii
22548B/0
—
August 1999
AMD-756
Peripheral Bus Controller Data Sheet
Preliminary Information
4.8.8
4.8.9
4.8.10 EKIRQ12 (External Keyboard Controller IRQ12) . . . . . . . . 60
MSDT (Mouse Data) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
EKIRQ1 (External Keyboard Controller IRQ1) . . . . . . . . . . 59
4.9
Internal Real-Time Clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61
4.9.1
4.9.2
RTCX_IN (Crystal/Oscillator Input) . . . . . . . . . . . . . . . . . . . . 61
RTCX_OUT (Crystal/Oscillator Output) . . . . . . . . . . . . . . . .61
4.10
Power and Ground . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62
4.10.1 GND (Power Ground) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .62
4.10.2 GND_USB (USB Differential Output Ground) . . . . . . . . . . . 62
4.10.3 V
DD3
(Power Supply for the Processor I/O Voltage) . . . . . . . 62
4.10.4 V
DD_REF
(Power Reference) . . . . . . . . . . . . . . . . . . . . . . . . . . 62
4.10.5 V
DD_RTC
(Power Supply to RTC) . . . . . . . . . . . . . . . . . . . . . . 62
4.10.6 V
DD
-SOFT (Power Supply) . . . . . . . . . . . . . . . . . . . . . . . . . . . 62
4.10.7 V
DD
-USB (USB Differential Output Power) . . . . . . . . . . . . . 62
5
Functional Operations
63
5.1
PCI Bus-Initiated Accesses . . . . . . . . . . . . . . . . . . . . . . . . . . . 63
5.1.1
Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .63
5.2
PCI Bus Commands . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63
5.2.1
5.2.2
5.2.3
5.2.4
5.2.5
5.2.6
5.2.7
5.2.8
5.2.9
Interrupt Acknowledge . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63
Special Bus Cycles . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63
I/O Read and Write . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64
Memory Read and Write . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66
Configuration Read and Write . . . . . . . . . . . . . . . . . . . . . . . . 75
Memory Read Multiple . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76
Dual Address Line . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76
Memory Read Line . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76
Memory Write Invalidate . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76
5.3
PCI Bus Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77
5.3.1
5.3.2
5.3.3
Back-to-Back Cycles . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77
Subtractive Decoding . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .77
ISA Bus Control Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77
5.4
ISA Bus-Initiated Cycles . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78
5.4.1
5.4.2
DMA-Initiated Cycles . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .78
ISA Bus Master Initiated Cycles . . . . . . . . . . . . . . . . . . . . . . . 80