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參數(shù)資料
| 型號(hào)： | AMD-756 |
| 廠商： | ADVANCED MICRO DEVICES INC |
| 元件分類： | 總線控制器 |
| 英文描述： | Peripheral Bus Controller(外圍總線控制器) |
| 中文描述： | UNIVERSAL SERIAL BUS CONTROLLER, PBGA272 |
| 封裝： | PLASTIC, BGA-272 |
| 文件頁數(shù)： | 250/368頁 |
| 文件大?。?/td> | 5363K |
| 代理商： | AMD-756 |
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230
Registers
Chapter 7
AMD-756
Peripheral Bus Controller Data Sheet
22548B/0
—
August 1999
Preliminary Information
Power Management: Pins Latched on the Trailing Edge of Reset
Function 3 Offset 49h
–
48h
Bit
Name
Default
00
Description
Access Type
15-14
Reserved.
Always reads 0.
Enable IDE pull-up/down resistors.
If this bit is set, the internal pullups/pulldowns for
IDE bus signals are enabled, which includes pullups on DDATAP[15:0], DATAS[15:0], and
pulldowns on DDRQP and DDRQS. If this bit is cleared, the internal pullups/pulldowns for IDE
bus signals are disabled. The default for this bit is specified by the state of the SPKR# input
signal during reset.
Enable PCI Pullup Resistors.
If this bit is set, the internal pullups for PCI bus signals are
enabled, which includes pullups on DEVSEL#, FRAME#, IRDY#, PIRQ[A,B,C,D]#,
SERR#,STOP#, and TRDY#. If this bit is cleared, the internal pullups for PCI bus signals are
disabled. The default for this bit is specified by the state of the SPKR# input signal during reset.
Enable ISA Pullup Pulldown Resistors.
If this bit is set, the internal pullups/pulldowns
for ISA bus signals are enabled, which includes pullups on IOCHK#, IOR#, IOW#,
IRWQ[15,14,12:9, 7:3], LA[23:17], MEMR#, MEMW#, SA[16:0], SBHE#, SD[15:0], SMEMR#,
SMEMW#, and pulldowns on DRQ [7:5, 3:0]. If this bit is cleared, the internal
pullups/pulldowns for ISA bus signals are disabled. The default for this bit is specified by the
state of the SPKR# input signal during reset.
Real Time Clock Enable.
This bit determines whether an external or internal realtime clock is selected.
0 = (Disabled) An external real time clock is selected.
1 = (Enabled) The internal real time clock is enabled.
Note:
When the internal real time clock is not selected, target accesses to the real time clock
are ignored by the internal logic and passed to the ISA bus. Also, the internally-gener-
ated IRQ8# cannot become active.
This bit is reset by RST_SOFT and the value of this bit is retained while in the SOFF
state.
RP[16:13].
These bits are also accessible through the keyboard controller. They are selected by pull ups
or pull downs on DADDRP[2:0] and DCS1P# at the trailing edge of PWRGD reset. These four
bits go to the keyboard controller to be accessed through bits [6:3] of the read-input-port
command, which is generated by an I/O write to 64h of C0h followed by an I/O read of 60h).
13
ENIDE
12
ENPCI
11
ENISA
RW
10
RTCEN
1
RW
9-6
RP[16:13]
0000
The default for these bits is specified by pull up or pull down resistors on pins the specified.
They are latched during the trailing edge of reset (PWRGD for all of them except PWRON).
Normal Reset Enabled.
1 = A pull up on IOCHRDY during the rising edge of PWRGD, selects the normal 1.8
millisecond pulse reset pulse.
0 = A pull down on IOCHRDY during the rising edge of PWRGD, selects fast reset. Used only
for simulations and production test. Not intended for use in target systems.
Reserved.
Keyboard Disable.
0 =Disable the internal keyboard controller, the external keyboard controller is selected and
the KA20G, KBRC#, EKIRQ1, and EKIRQ12 pin functions are selected.
1 = Enable the internal keyboard controller, a pull up on ROM_KBCS# selects the internal
keyboard controller on the trailing edge of PWRGD reset; thus, the KBCK, KBDT, MSCK, and
MSDT pin functions are selected.
RW
5
NMLRST
RW
4
0
3
KBDE
RW
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