
List of Tables
xv
22548B/0
—
August 1999
AMD-756
Peripheral Bus Controller Data Sheet
Preliminary Information
List of Tables
Table 1.
Table 2.
Table 3.
Table 4.
Table 5.
Table 6.
Table 7.
Table 8.
Table 9.
Table 10.
Table 11.
Table 12.
Table 13.
Table 14.
Table 15.
Table 16.
Table 17.
Table 18.
Table 19.
Table 20.
Table 21.
Table 22.
Table 23.
Table 24.
Table 25.
Table 26.
Table 27.
Table 28.
Table 29.
Table 30.
Table 31.
Table 32.
Valid Combinations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
Connecting PIRQ Lines to PCI INT Lines . . . . . . . . . . . . . . . . . 27
ISA Byte and Word Accesses. . . . . . . . . . . . . . . . . . . . . . . . . . . . 74
I/O Fixed Address Mapping. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84
Memory Address Mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85
ROM Decode Control Register . . . . . . . . . . . . . . . . . . . . . . . . . . 87
AMD-756
Peripheral Bus Controller Power Planes. . . . . . . . 88
ISA Bus Clock Select Bit Programming . . . . . . . . . . . . . . . . . . . 89
Ports 00h
–
0Fh Master DMA Controller . . . . . . . . . . . . . . . . . . . 92
Ports 80h
–
8Fh DMA Page Register Access . . . . . . . . . . . . . . . .94
DMA Addressing for ISA Bus Accesses (DMA/Slot Bus) . . . . .95
DMA Addressing for ISA Bus Accesses (DMA/PCI AD Bus) . . 96
Type F DMA Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
Programming Model for Single Target DMA Channel. . . . . . 100
DMA Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104
IDE Register Map. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
Ultra DMA Protocol Modes. . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
Ultra DMA Interface Signal Redefinition . . . . . . . . . . . . . . . . 108
SMM Events . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113
Power States . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118
Power Transition Times for Figures Above. . . . . . . . . . . . . . . 121
GPIO Output Clock Options . . . . . . . . . . . . . . . . . . . . . . . . . . . 128
RTC CMOS Addresses . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 131
PCI Commands Supported by the USBC . . . . . . . . . . . . . . . . . 132
Power Switching Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134
Host Controller Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 137
Register Side Effects . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 138
Interrupt Vector Byte Contents . . . . . . . . . . . . . . . . . . . . . . . . 144
Polling Status Format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 151
Slave DMA Controller Registers . . . . . . . . . . . . . . . . . . . . . . . 158
Master Interrupt Controller Registers. . . . . . . . . . . . . . . . . . . 158
Timer/Counter Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .158