參數(shù)資料
型號： AMD-756
廠商： ADVANCED MICRO DEVICES INC
元件分類： 總線控制器
英文描述： Peripheral Bus Controller(外圍總線控制器)
中文描述： UNIVERSAL SERIAL BUS CONTROLLER, PBGA272
封裝： PLASTIC, BGA-272
文件頁數(shù)： 263/368頁
文件大?。?/td> 5363K
代理商： AMD-756
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Chapter 7
Registers
243
22548B/0
—
August 1999
AMD-756
Peripheral Bus Controller Data Sheet
Preliminary Information
Power Management: Status
I/O Mapped Offset 01h
–
00h
Bit
Name
Default
Description
Access Type
15
WS
0
Wakeup Status.
This bit is set when the system is in the POS state and an enabled resume event occurs as
defined in PM00 +16h. Upon setting this bit, the system automatically transitions from the POS
state to the normal working state (from C3 to FON for the processor).
Reserved.
Always reads 0.
Power Button Override Status.
This bit is set when the PWRBTN# input pin is continuously asserted for more than 4 seconds.
The setting of this bit resets the PB_STS bit and transitions the system into the soft off state.
This bit is reset by RST_SOFT and the value of this bit is retained while in the SOFF state.
RTC Status.
This bit is set by hardware when the real time clock generates an alarm interrupt. If the external
real time clock is enabled, then this bit is set when EXTIRQ8# is asserted. EXTIRQ8# is muxed
with the SLPBTN# pin; the EXTIRQ8# function must be selected for the pin to cause the bit
to become high. This bit is reset by RST_SOFT and the value of this bit is retained while in the
SOFF state.
Sleep Button Status.
When high, indicates that the sleep button SLPBTN# has been asserted. The debounce
circuitry causes a 12-to-16 millisecond delay from the time the input signal stabilizes until this
bit changes. If the GPIO debounce circuitry selected by PM00 +C3h is enabled, then the signal
will be debounced twice before this bit is set. This bit is reset by RST_S is enabled (PM00
+C3h), then there is an OFT and the value of this bit is retained while in the SOFF state.
Power Button Status.
This bit is set when the PWRBTN# signal is asserted. The debounce circuitry causes a 12- to
16-millisecond delay from the time the input signal stabilizes until this bit changes. If
PWRBTN# is held low for more than four seconds, then this bit is cleared and PBOR_STS is
set, and the system transitions into the soft off state. This bit is reset by RST_SOFT and the value
of this bit is retained while in the SOFF state.
Reserved.
Always reads 0.
Global Status.
This bit is set by hardware when PM00 +2C bit[BIOS_RLS] is set (typically by an SMI routine
to release control of the SCI/SMI lock). If enabled by PM00 +02 bit[GBL_EN], this can be used
to generate an SCI/SMI interrupt.
Bus Master Status.
This bit is set by hardware when either FRAME# or BMREQ# becomes active, or any internal
PCI master requests the PCI bus, based on the state of the PM00 +CCh selection register-while
in the C3 power state active.
Reserved .
Always reads 0.
Timer Carry Status.
This bit is set when the 23rd (or 31st) bit of the 24-bit (or 32-bit) ACPI power management
timer PM00 +08h changes.
RWC
14-12
000
11
PBOS
0
RWC
10
RTCS
0
RWC
9
SLP
0
RWC
8
PBS
0
RWC
7-6
0
5
GS
0
RWC
4
BMS
0
RWC
3-1
000
0
TMS
0
RWC
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PDF描述
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