參數(shù)資料
型號： AMD-756
廠商： ADVANCED MICRO DEVICES INC
元件分類： 總線控制器
英文描述： Peripheral Bus Controller(外圍總線控制器)
中文描述： UNIVERSAL SERIAL BUS CONTROLLER, PBGA272
封裝： PLASTIC, BGA-272
文件頁數(shù)： 285/368頁
文件大小： 5363K
代理商： AMD-756
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Chapter 7
Registers
265
22548B/0
—
August 1999
AMD-756
Peripheral Bus Controller Data Sheet
Preliminary Information
System Management Bus Registers
SM Bus Global Status
PM00 + Offset E1h
–
E0h
Bit
Name
Default
0000
Description
Access Type
RW
15-12
Reserved.
These bits must remain 0 for proper operation.
SMBus Busy.
0 = The SMBus is not busy.
1 = The SMBus is currently busy with a cycle generated by either the host or another SMBus
master.
SM Bus Alert Status.
This bit is set by the hardware when SMBALERT# is asserted low. This bit will not be set unless
the SMBALERT# function is selected by function 3, offset 46, bits[10:9]. This bit generates an
SMI or SCI interrupt if enabled to do so by PM00 +E2h bit[SMBA_EN]
.
Host-as-Slave Address Match Status.
This bit is set by the hardware when an SMBus master (including the host controller)
generates a SMBus write cycle with a 7-bit address that matches the one specified by PM00
+EEh. This bit is not set until the end of the acknowledge bit after the last byte is transferred
over the SMBus cycle; however, if a time out occurs after the address match occurs and
before last acknowledge, then this bit will not be set. This bit generates an SMI or SCI interrupt
if enabled to do so by PM00 +E2h bit[HSLV_EN].
Snoop Address Match Status.
This bit is set by the hardware when an SMBus master (including the host controller)
generates an SMBus cycle with a 7-bit address that matches the one specified by PM00 +EFh.
This bit is not set until the end of the acknowledge bit after the last byte is transferred over
the SMBus cycle; however, if a time out occurs after the address match occurs and before
the last acknowledge, then this bit will not be set. This bit generates an SMI or SCI interrupt
if enabled to do so by PM00 +E2 bit[SNP_EN].
Reserved.
These bits must remain 0 for proper operation.
Time Out Error Status.
This bit is set by the hardware when a slave device forces a time out by holding the SMBUSC
pin low for more than 30 milliseconds. This bit generates an SMI or SCI interrupt if enabled
to do so by PM00 +E2h bit[HCYC_EN].
Host Cycle Complete Status.
This bit is set by the hardware when a host cycle completes successfully. This bit generates
an SMI or SCI interrupt if enabled to do so by PM00 +E2h bit[HCYC_EN].
Host Controller Busy.
0 = The SMB host controller is not busy.
1 = The SMBus host controller is currently busy with a cycle.
Protocol Error Status.
This bit is set by the hardware when a slave device does not generate an acknowledge at the
appropriate time during a host SMBus cycle. This bit generates an SMI or SCI interrupt if
enabled to do so by PM00 +E2h bit[HCYC_EN].
Collision Status.
Host collision status.
This bit is set by the hardware when a host transfer is initiated while the SMBus is busy. This
bit is cleared when a 1 is written to it; writing a 0 to this bit has no effect. This bit will generate
an SMI or SCI interrupt if enabled to do so by PM00 +E2h bit[HCYC_EN].
11
SM_BSY
0
RO
10
SNBA_STS
0
RWC
9
HSLV_STS
0
RWC
8
SNP_STS
0
RWC
7-6
0
RW
5
TO_STS
0
RWC
4
HCYC_STS
0
RWC
3
HST_STS
0
RO
2
PRERR_STS
0
RWC
1
COL_STS
0
RWC
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PDF描述
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