參數(shù)資料
型號： AM79C971
廠商： Advanced Micro Devices, Inc.
英文描述： PCnet⑩-FAST Single-Chip Full-Duplex 10/100 Mbps Ethernet Controller for PCI Local Bus
中文描述： PCnet⑩快速單芯片全雙工10/100 Mbps以太網(wǎng)控制器，PCI總線
文件頁數(shù)： 110/265頁
文件大小： 3190K
代理商： AM79C971
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110
Am79C971
In master mode, during the data
phase of all memory read com-
mands.
In master mode, during the data
phase of the memory write com-
mand, the Am79C971 controller
sets the PERR bit if the target re-
ports a data parity error by as-
serting the PERR signal.
PERR is not effected by the state
of the Parity Error Response en-
able bit (PCI Command register,
bit 6).
PERR is set by the Am79C971
controller and cleared by writing a
1. Writing a 0 has no effect.
PERR is cleared by H_RESET
and is not affected by S_RESET
or by setting the STOP bit.
14
SERR
Signaled SERR. SERR is set
when the Am79C971 controller
detects an address parity error
and both SERREN and PERREN
(PCI Command register, bits 8
and 6) are set.
SERR is set by the Am79C971
controller and cleared by writing a
1. Writing a 0 has no effect.
SERR is cleared by H_RESET
and is not affected by S_RESET
or by setting the STOP bit.
13
RMABORT Received Master Abort. RM-
ABORT
Am79C971 controller terminates
a master cycle with a master
abort sequence.
is
set
when
the
RMABORT
Am79C971
cleared by writing a 1. Writing a 0
has no effect. RMABORT is
cleared by H_RESET and is not
affected by S_RESET or by set-
ting the STOP bit.
is
set
by
the
and
controller
12
RTABORT
Received Target Abort. RT-
ABORT is set when a target ter-
minates an Am79C971 master
cycle with a target abort se-
quence.
RTABORT
Am79C971
is
set
by
the
and
controller
cleared by writing a 1. Writing a 0
has no effect. RTABORT is
cleared by H_RESET and is not
affected by S_RESET or by set-
ting the STOP bit.
11
STABORT
Send Target Abort. Read as ze-
ro; write operations have no ef-
fect. The Am79C971 controller
will never terminate a slave ac-
cess with a target abort se-
quence.
STABORT is read only.
10-9
DEVSEL
Device Select Timing. DEVSEL
is set to 01b (medium), which
means that the Am79C971 con-
troller will assert DEVSEL two
clock periods after FRAME is as-
serted.
DEVSEL is read only.
8
DATAPERR
Data Parity Error Detected.
DATAPERR is set when the
Am79C971 controller is the cur-
rent bus master and it detects a
data parity error and the Parity
Error Response enable bit (PCI
Command register, bit 6) is set.
During the data phase of all
memory read commands, the
Am79C971 controller checks for
parity error by sampling the
AD[31:0] and C/BE[3:0] and the
PAR lines. During the data phase
of all memory write commands,
the Am79C971 controller checks
the PERR input to detect whether
the target has reported a parity
error.
DATAPERR
Am79C971
cleared by writing a 1. Writing a 0
has no effect. DATAPERR is
cleared by H_RESET and is not
affected by S_RESET or by set-
ting the STOP bit.
is
controller
set
by
the
and
7
FBTBC
Fast
Read as one; write operations
have no effect. The Am79C971
controller is capable of accepting
fast back-to-back transactions
with the first transaction address-
ing a different target.
Back-To-Back
Capable.
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PDF描述
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AM79C971AVC\W 制造商:Rochester Electronics LLC 功能描述:- Bulk
AM79C971AWW WAF 制造商:Advanced Micro Devices 功能描述:
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