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參數(shù)資料
| 型號： | 84301 |
| 廠商： | LSI Corporation |
| 英文描述： | 4-Port Fast Ethernet Controller( 4端口快速以太網(wǎng)控制器) |
| 中文描述： | 4端口快速以太網(wǎng)控制器（4端口快速以太網(wǎng)控制器） |
| 文件頁數(shù)： | 51/62頁 |
| 文件大小： | 606K |
| 代理商： | 84301 |
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84301 4-Port
Fast Ethernet Controller
4-51
MD400158/D
Symbol
Parameter
Min.
Typ.
Max.
Condition
t
22
RXRDY Deassert Due to Emptying
RX FIFO Below Threshold
RXRDY Assert from CSN Going
Low Due to Status Write
5 ns
20 ns
t
23
9 RXC Cycles
+ 2.5 RXRD_TXWR
Cycles + 5 ns
(10 MBit/sec Serial Mode)
3 RXC Cycles
+ 2.5 RXRD_TXWR
Cycles + 5 ns
(MII Mode)
17 RXC Cycles
+ 3.5 RXRD_TXWR
Cycles + 20 ns
(10 MBit/sec Serial Mode)
5 RXC Cycles
+3.5 RXRD_TXWR
Cycles + 20 ns
(MII Mode)
Receive Data Interface Read Timing (cont’d)
8.01 Receive Data Interface Read Timing 1
Notes:
1. SPDTAVL gets deasserted because of the 7th double word read from the receive FIFO indicating that there is
no more data available in the receive FIFO and further reads will cause invalid reads. Here, it is important to note
that the 7th read is referred to the 7th clock edge that latches in the active low RXRDEN and the resultant data
can be latched out on the 8th clock edge because of the pipelining effect.
RXRD_TXWR
RXINTEN
RXRDEN
RXTXPS[1:0]
RXTXDATA[31:0]
SPDTAVL
RXTXEOF
RXTXBE[3:0]
t 1
t 14
RXRDY
1
8
7
6
5
4
3
2
t 3
t 7
t 23
t 6
t 18
t 20
t 2
1
Invalid
7
6
5
4
3
2
1
8
7
6
5
4
3
2
t 4
t 8
t 9
t 8
t 14
9
t 10
t12
Invalid
t 15
t 16
t 17
t 5
t19
[1]
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PDF描述 |
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