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參數(shù)資料
| 型號： | 79RC32V333-133DH |
| 英文描述： | 8-pin, 1.5KB Flash Program, 64B Flash Data, 8MHz Internal Oscillator, -40C to +85C, 8-SOIC 150mil, T/R |
| 中文描述： | 微處理器 |
| 文件頁數(shù)： | 521/654頁 |
| 文件大小： | 6963K |
| 代理商： | 79RC32V333-133DH |
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IDT EJTAG System
EJTAG Test Access Port
79RC32438 User Reference Manual
20 - 55
November 4, 2002
Notes
If the TAP is not implemented then other features depending on register values and indications from the
TAP should behave as if these register values and indications have the power-up and reset value. Figure
Figure 20.22 shows an overview of the elements in the TAP.
Figure 20.22 Test Access Port (TAP) Overview
The TAP consists of the following signals: Test Clock (JTAG_TCK), Test Mode (JTAG_TMS), Test Data
In (JTAG_TDI), Test Data Out (JTAG_TDO), and the optional Test Reset (JTAG_TRST_N). JTAG_TCK and
EJTAG_TMS control the state of the TAP controller, which controls access to the Instruction or selected
data register(s). The Instruction register controls selection of data registers. Access to the Instruction and
data register(s) occurs serially through JTAG_TDI and JTAG_TDO. The optional JTAG_TRST_N is an
asynchronous reset signal to the TAP. Access through the TAP does not interfere with the operation of the
processor, unless features specifically described to do so are used.
The description of the EJTAG TAP in this chapter is intended only to cover EJTAG issues related to use
of a TAP. Consult the “IEEE Std 1149.1-1990, IEEE Standard Test Access Port and Boundary-Scan Archi-
tecture” for detailed information about use of a TAP for other purposes, for example, integration with JTAG
boundary scan. For EJTAG features, there is no difference between a reset and a soft reset occurring to the
processor; they behave identically in both Debug Mode and Non-Debug Mode. References to reset in the
following sections refer to both reset (hard reset) and soft reset.
TAP Signals
The signals JTAG_TCK, JTAG_TMS, JTAG_TDI, JTAG_TDO, and the optional JTAG_TRST_N make
up the interface for the EJTAG TAP. These signals are described in detail below. Figure 20.37 shows the
connection of the signals to chip pins.
Test Clock Input (JTAG_TCK)
JTAG_TCK is the clock that controls the updating of the TAP controller and the shifting of data through
the Instruction or selected data register(s). JTAG_TCK is independent of the processor clock, with respect
to both frequency and phase.
Test Mode Select Input (JTAG_TMS)
JTAG_TMS is the control signal for the EJTAG TAP controller. This signal is sampled on the rising edge
of JTAG_TCK.
Test Data Input (JTAG_TDI)
JTAG_TDI is the test data input to the Instruction or selected data register(s). This signal is sampled on
the rising edge of JTAG_TCK for some EJTAG TAP controller states.
Instruction Register
Selected Data Register(s)
JTAG_TDI
JTAG_TDO
E
JTAG_TCK
EJTAG_TMS
JTAG_TRST_N (optional)
TAP controller
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