參數(shù)資料
型號： 79RC32V333-133DH
英文描述： 8-pin, 1.5KB Flash Program, 64B Flash Data, 8MHz Internal Oscillator, -40C to +85C, 8-SOIC 150mil, T/R
中文描述： 微處理器
文件頁數(shù)： 24/654頁
文件大?。?/td> 6963K
代理商： 79RC32V333-133DH
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IDT List of Figures
79RC32438 User Reference Manual
iv
November 4, 2002
Notes
Figure 4.2
Figure 4.3
Figure 4.4
Figure 4.5
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Figure 5.2
Figure 5.3
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Figure 5.9
Figure 5.10
Figure 5.11
Figure 5.12
Figure 5.13
Figure 5.14
Figure 5.15
Figure 5.16
Figure 5.17
Figure 5.18
CPU Error Address Register (CEA)..................................................................................4-4
Watchdog Timer Count Register (WTCOUNT).................................................................4-6
Watchdog Timer Compare Register (WTCOMPARE)......................................................4-6
Watchdog Timer Control Register (WTC).........................................................................4-7
Illustration of IPbus Arbitration Algorithm..........................................................................5-3
IPBus Arbitration Algorithm Flow Chart............................................................................5-5
IPBus Arbiter Configuration for Strict Priority Arbitration..................................................5-6
Example Operation of IPBus Arbiter with Strict Priority Arbitration...................................5-6
IPBus Arbiter Configuration for Fair Arbitration................................................................5-7
Example Operation of IPBus Arbiter with Fair Arbitration.................................................5-7
IPBus Arbiter Configuration for Priority Arbitration with Fairness.....................................5-7
Example Operation of IPBus Arbiter with Priority Arbitration with Fairness......................5-8
IPBus Arbiter Configuration for Weighted Round Robin...................................................5-8
Example Operation of IPBus Arbiter with Weighted Round Robin...................................5-8
IPBus Arbiter Control Register (IPAC)..............................................................................5-9
IPBus Arbiter Priority Configuration [0..3] Register (IPAP[0..3]C)..................................5-10
IPBus Arbiter Bus Master [0..16] Configuration Register (IPABM[0..16]).......................5-11
IPBus Idle Transaction Cycle Count Register (IPAITCC)...............................................5-12
PMBus Arbiter Processor Priority Register (PMAPP).....................................................5-13
PMBus Arbiter Sneak Access Control Register (PMASAC)...........................................5-13
External Bus Arbitration..................................................................................................5-15
External Bus Arbitration with RC32438 Requesting that Ownership
Be Relinquished..............................................................................................................5-15
Connecting Devices to the RC32438 Data Bus (Right Aligned).......................................6-3
Device [0..5] Base Register (DEV[0..5]BASE)..................................................................6-5
Device [0..5] Mask Register (DEV[0..5]MASK).................................................................6-5
Device [0..5] Control Register (DEV[0..5]C).....................................................................6-6
Device [0..5] Timing Control Register (DEV[0..5]TC).......................................................6-8
Bus Timer Control and Status Register (BTCS).............................................................6-10
Bus Transaction Timer Compare Register (BTCOMPARE)...........................................6-10
Bus Transaction Timer Address Register (BTADDR).....................................................6-11
Generic Device Read Transaction..................................................................................6-12
Device Read Transaction
1
(WAITACKN Configured As Wait).......................................6-13
Device Read Transaction (WAITACKN Configured As Transfer Acknowledge)............6-13
Generic Burst Device Read Transaction........................................................................6-14
Burst Device Read Transaction......................................................................................6-15
Generic Device Write Transaction
1
................................................................................6-16
Generic Burst Device Write Transaction.........................................................................6-17
Device Decoupled Access Control and Status Register (DEVDACS)............................6-19
Device Decoupled Access Address Register (DEVDAA)...............................................6-20
Device Decoupled Access Data Register (DEVDAD).....................................................6-20
DDR Control Register (DDRC).........................................................................................7-5
DDR Read Data Capture Edge Select Configurations...................................................7-10
DDR Read Data Capture Register (DDRRDC)...............................................................7-10
DDR0 Alternate Address Mapping..................................................................................7-12
DDR [0|1] Base Register (DDR[0|1]BASE).....................................................................7-12
DDR [0|1] Mask Register (DDR[0|1]MASK)....................................................................7-13
DDR 0 Alternate Base Register (DDR0ABASE).............................................................7-13
DDR 0 Alternate Mask Register (DDR0AMASK)............................................................7-14
DDR 0 Alternate Mapping Register (DDR0AMAP).........................................................7-14
DDR Data Bus Multiplexing Address Range Expansion.................................................7-15
32-bit Bank DDR Data Bus Multiplexing.........................................................................7-15
16-bit Bank DDR Data Bus Multiplexing.........................................................................7-16
DDR Custom Transaction Register (DDRCUST)...........................................................7-17
Refresh Timer Count Register (RCOUNT).....................................................................7-18
Figure 6.1
Figure 6.2
Figure 6.3
Figure 6.4
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Figure 6.6
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Figure 7.11
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Figure 7.14
相關(guān)PDF資料
PDF描述
79RC32V333-133DHI Microprocessor
79RC32V333-150DH 8 PIN, 1.75KB, FLASH, 64B RAM, COMPARATOR, 8MHZ INTERNAL OSCILLATOR, -40C to +125C, 8-PDIP, TUBE
79RC32V333-150DHI Microprocessor
79RC32V334-100BB MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC
79RC32V334-100BBI MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
79RC32V333-133DHI 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor
79RC32V333-150DH 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor
79RC32V333-150DHI 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor
79RC32V334-100BB 制造商:未知廠家 制造商全稱:未知廠家 功能描述:MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC
79RC32V334-100BBG 制造商:Integrated Device Technology Inc 功能描述:MPU RC32300 32-Bit 100MHz 3.3V 256-Pin BGA
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