- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄360546 > 79RC32V333-133DH 8-pin, 1.5KB Flash Program, 64B Flash Data, 8MHz Internal Oscillator, -40C to +85C, 8-SOIC 150mil, T/R PDF資料下載
參數(shù)資料
| 型號(hào)： | 79RC32V333-133DH |
| 英文描述： | 8-pin, 1.5KB Flash Program, 64B Flash Data, 8MHz Internal Oscillator, -40C to +85C, 8-SOIC 150mil, T/R |
| 中文描述： | 微處理器 |
| 文件頁數(shù)： | 120/654頁 |
| 文件大小： | 6963K |
| 代理商： | 79RC32V333-133DH |
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IDT MIPS32 4Kc Processor Core
CP0 Registers
79RC32438 User Reference Manual
2 - 58
November 4, 2002
Notes
EntryLo0, EntryLo1 Register Format
31 30 29
26 25
Table 2.30 lists the encoding of the C field of the EntryLo0 and EntryLo1 registers and the K0 field of the
Config register.
6 5
3 2 1 0
R
0
PFN
C
D V G
Fields
Description
Read/
Write
Reset
State
Name
Bit(s)
R
31:30
Reserved. Should be ignored on writes; returns zero
on read.
R
0
0
29:26
These 4 bits are normally part of the PFN. However,
since the core supports only 32-bits of physical
address, the PFN is only 20-bits wide. Therefore, bits
29:26 of this register must be written with zeros.
R/W
0
PFN
25:6
Page Frame Number. Corresponds to bits 31:12 of
the physical address.
R/W
Undefined
C
5:3
Coherency attribute of the page. See Table 2.30.
R/W
Undefined
D
2
“Dirty” or write-enable bit, indicating that the page
has been written, and/or is writable. If this bit is a
one, stores to the page are permitted. If this bit is a
zero, stores to the page cause a TLB Modified
exception.
R/W
Undefined
V
1
Valid bit, indicating that the TLB entry, and thus the
virtual page mapping are valid. If this bit is a one,
accesses to the page are permitted. If this bit is a
zero, accesses to the page cause a TLB Invalid
exception.
R/W
Undefined
G
0
Global bit. On a TLB write, the logical AND of the G
bits in both the EntryLo0 and EntryLo1 registers
become the G bit in the TLB entry. If the TLB entry G
bit is a one, ASID comparisons are ignored during
TLB matches. On a read from a TLB entry, the G bits
of both EntryLo0 and EntryLo1 reflect the state of the
TLB G bit.
R/W
Undefined
Table 2.29 EntryLo0, EntryLo1 Register Field Descriptions
C(5:3) Value
Cache Coherency Attributes
0, 1, 3
1
, 4, 5, 6
1.
These two values are required by the MIPS32 architecture. No other values are used. For example, values 0,
1, 4, 5 and 6 are not used and are mapped to 3. The value 7 is not used and is mapped to 2. Note that these
values do have meaning in other MIPS Technologies processor implementations. Refer to the MIPS32 specifica-
tion for more information.
Cacheable, noncoherent, write through, no write allocate
2
1
, 7
Uncached
Table 2.30 Cache Coherency Attributes
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| 79RC32V333-133DHI | Microprocessor |
| 79RC32V333-150DH | 8 PIN, 1.75KB, FLASH, 64B RAM, COMPARATOR, 8MHZ INTERNAL OSCILLATOR, -40C to +125C, 8-PDIP, TUBE |
| 79RC32V333-150DHI | Microprocessor |
| 79RC32V334-100BB | MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC |
| 79RC32V334-100BBI | MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| 79RC32V333-133DHI | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| 79RC32V333-150DH | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| 79RC32V333-150DHI | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| 79RC32V334-100BB | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC |
| 79RC32V334-100BBG | 制造商:Integrated Device Technology Inc 功能描述:MPU RC32300 32-Bit 100MHz 3.3V 256-Pin BGA |
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