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參數(shù)資料
| 型號(hào)： | 79RC32V333-133DH |
| 英文描述： | 8-pin, 1.5KB Flash Program, 64B Flash Data, 8MHz Internal Oscillator, -40C to +85C, 8-SOIC 150mil, T/R |
| 中文描述： | 微處理器 |
| 文件頁(yè)數(shù)： | 491/654頁(yè) |
| 文件大?。?/td> | 6963K |
| 代理商： | 79RC32V333-133DH |
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IDT EJTAG System
EJTAG Processor Core Extensions
79RC32438 User Reference Manual
20 - 25
November 4, 2002
Notes
The CP0 instructions MTC0, MFC0, DMTC0, and DMFC0 work with the three EJTAG CP0 registers.
Operation of the processor is UNDEFINED if the Debug, DEPC, or DESAVE registers are written from Non-
Debug Mode. The value of the Debug, DEPC, or DESAVE registers is UNPREDICTABLE when read from
Non-Debug Mode, unless otherwise explicitly stated in the individual register description. However, for test
purposes, the implementations can allow writes to and reads from the registers from Non-Debug Mode.
To avoid pipeline hazards, there must be an appropriate spacing (refer to section “CP0 and dseg
Hazards” on page 20-12) between the update of the Debug and DEPC registers by MTC0/DMTC0 and use
of the new value. This applies for example to modification of the LSNM bit of the Debug register and a load/
store affected by that bit.
Debug Register (CP0 Register 23, Select 0)
Compliance Level
: Required for EJTAG debug support.
The Debug register contains the cause of the most recent debug exception and exception in Debug
Mode. It also controls single stepping. This register indicates low-power and clock states on debug excep-
tions, debug resources, and other internal states. Only the DM bit and the EJTAGver field are valid when
read from the Debug register in Non-Debug Mode; the value of all other bits and fields is UNPREDICT-
ABLE. The following bits and fields are only updated on debug exceptions and/or exceptions in Debug
Mode:
DSS, DBp, DDBL, DDBS, DIB, DINT, DDBLImpr, and DDBSImpr are updated on both debug
exceptions and on exceptions in Debug Modes
DExcCode is updated on exceptions in Debug Mode, and is undefined after a debug exception
Halt and Doze are updated on a debug exception, and are undefined after an exception in Debug
Mode
DBD is updated on both debug and on exceptions in Debug Modes
The SYNC instruction, followed by appropriate spacing, (as described in section “SYNC Instruction
Behavior” on page 20-11 and section “CP0 and dseg Hazards” on page 20-12) must be executed to ensure
that the DDBLImpr, DDBSImpr, IBusEP, DBusEP, CacheEP, and MCheckP bits are fully updated. This
Register
Number
SEL
Register
Name
Function
Reference
23
0
Debug
Debug indications and controls for the
processor.
See section
“Debug Register
(CP0 Register
23, Select 0)” on
page 20-25.
24
0
DEPC
Program counter at last debug exception
or exception in Debug Mode.
See section
“Debug Excep-
tion Program
Counter Regis-
ter (CP0 Register
24, Select 0)” on
page 20-29.
31
0
DESAVE
Debug exception save register.
See section
“Debug Excep-
tion Save Regis-
ter (CP0 Register
31, Select 0)” on
page 20-30.
Table 20.15 Coprocessor 0 Registers for EJTAG
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| 79RC32V333-133DHI | Microprocessor |
| 79RC32V333-150DH | 8 PIN, 1.75KB, FLASH, 64B RAM, COMPARATOR, 8MHZ INTERNAL OSCILLATOR, -40C to +125C, 8-PDIP, TUBE |
| 79RC32V333-150DHI | Microprocessor |
| 79RC32V334-100BB | MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC |
| 79RC32V334-100BBI | MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| 79RC32V333-133DHI | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| 79RC32V333-150DH | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| 79RC32V333-150DHI | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| 79RC32V334-100BB | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC |
| 79RC32V334-100BBG | 制造商:Integrated Device Technology Inc 功能描述:MPU RC32300 32-Bit 100MHz 3.3V 256-Pin BGA |
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