參數(shù)資料
型號(hào)： 79RC32V333-133DH
英文描述： 8-pin, 1.5KB Flash Program, 64B Flash Data, 8MHz Internal Oscillator, -40C to +85C, 8-SOIC 150mil, T/R
中文描述： 微處理器
文件頁(yè)數(shù)： 157/654頁(yè)
文件大小： 6963K
代理商： 79RC32V333-133DH
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IDT Clocking and Initialization
Reset/Initialization Registers
79RC32438 User Reference Manual
3 - 7
November 4, 2002
Notes
All registers are reset to their initial value, except the following:
–
BTCOMPARE
1
, BTADDR, and BTCS registers
–
PCIC register is not modified with the exception of the TNR bit which is cleared
–
TO bit in the WTC register is not modified
–
EN bit in the WTC register if the warm reset was not caused by the expiration of the
watchdog timer
–
WTO bit in the ERRCS register is not modified
–
WR bit in the PCIS register is not modified
–
Registers in PCI configuration space are not modified
–
DDR controller registers are not modified
–
IPBus monitor registers are not modified
–
Event monitor registers are not modified
–
Contents of on-chip memory is not modified.
1. Note that all PCI registers are reset to their initial value if the warm reset was the result of an
assertion of the PCI reset signal when operating in PCI satellite mode.
2. Also note that the external clock, EXTCLK, is always driven during any warm reset.
An externally initiated warm reset caused by assertion of RSTN by an external agent is shown in Figure
3.6, while an internally initiated warm reset, for example, caused by a write of 0x8000_0001 to the RESET
register is shown in Figure 3.7.
Figure 3.6 Externally Initiated Warm Reset
1.
If the warm reset is the result of a bus transaction time-out, the BTCOMPARE field is initialized to 0xFFFF.
1.
Warm reset condition caused by assertion of RSTN by an external agent.
2.
RC32438 tri-states the data bus, MDATA[15:0], negates all memory control signals, and itself asserts RSTN.
3.
RC32438 negates RSTN after 4096 master clock (CLK) cycles.
4.
External agent negates RSTN.
5.
RC32438 samples RSTN negated 4096 master clock (CLK) cycles after step 3 and starts driving the data bus, MDATA[15:0].
6.
CPU begins executing by taking a MIPS soft reset exception. The assertion of CSN[0] will occur no sooner than 16 clock cycles after the
RC32438 samples RSTN negated (i.e., step 5).
Active
Deasserted
Active
CLK
COLDRSTN
RSTN
MDATA[15:0]
Mem Control Signals
FFFF_FFFF
1
2
4
5
6
3
4096
Clock Cycles
4096
Clock Cycles
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PDF描述
79RC32V333-133DHI Microprocessor
79RC32V333-150DH 8 PIN, 1.75KB, FLASH, 64B RAM, COMPARATOR, 8MHZ INTERNAL OSCILLATOR, -40C to +125C, 8-PDIP, TUBE
79RC32V333-150DHI Microprocessor
79RC32V334-100BB MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC
79RC32V334-100BBI MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC
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79RC32V333-133DHI 制造商:未知廠(chǎng)家 制造商全稱(chēng):未知廠(chǎng)家 功能描述:Microprocessor
79RC32V333-150DH 制造商:未知廠(chǎng)家 制造商全稱(chēng):未知廠(chǎng)家 功能描述:Microprocessor
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79RC32V334-100BB 制造商:未知廠(chǎng)家 制造商全稱(chēng):未知廠(chǎng)家 功能描述:MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC
79RC32V334-100BBG 制造商:Integrated Device Technology Inc 功能描述:MPU RC32300 32-Bit 100MHz 3.3V 256-Pin BGA
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