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參數(shù)資料
| 型號(hào)： | 79RC32V333-133DH |
| 英文描述： | 8-pin, 1.5KB Flash Program, 64B Flash Data, 8MHz Internal Oscillator, -40C to +85C, 8-SOIC 150mil, T/R |
| 中文描述： | 微處理器 |
| 文件頁數(shù)： | 487/654頁 |
| 文件大?。?/td> | 6963K |
| 代理商： | 79RC32V333-133DH |
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IDT EJTAG System
EJTAG Processor Core Extensions
79RC32438 User Reference Manual
20 - 21
November 4, 2002
Notes
The Halt and Doze bits in the Debug register are UNPREDICTABLE.
The IEXI bit is set to inhibit imprecise exceptions at the start of the debug handler.
The DM bit in the Debug register is unchanged, leaving the processor in Debug Mode.
The processor is started at the debug exception vector, specified in section “Debug Exception Vec-
tor Location” on page 20-14.
The value loaded into the DEPC register represents the restart address for the exception. Typically,
debug software does not need to modify this value at the location of the debug exception. Debug software
need not look at the DBD bit in the Debug register unless it wishes to identify the address of the instruction
that actually caused the exception in Debug Mode.
It is the responsibility of the debug handler to save the contents of the Debug, DEPC, and DESAVE
registers before nested entries into the handler at the debug exception vector can occur. The handler
returns to the debug exception handler by a jump instruction, not a DERET, in order to kept the processor in
Debug Mode.
The cause of the exception in Debug Mode is indicated through the DExcCode field in the Debug
register, and the same codes are used for the exceptions as those for the ExcCode field in the Cause
register when the exceptions with the same names occur in Non-Debug Mode, with addition of the code 30
(decimal) with the mnemonic CacheErr for cache errors.
No other CP0 registers or fields are changed due to the exception in Debug Mode. The overall
processing flow for exceptions in Debug Mode is shown below:
Operation:
if (InstructionInBranchDelaySlot) then
DEPC ¨ BranchInstructionPC
DebugDBD ¨ 1
else
DEPC ¨ PC
DebugDBD ¨ 0
endif
DebugDSS, DBp, DDBL, DDBS, DIB, DINT, DDBLImpr and DDBSImpr ¨ 0
DebugDExcCode ¨ DebugExceptionType
DebugHalt ¨ UNPREDICTABLE
DebugDoze ¨ UNPREDICTABLE
DebugIEXI ¨ 1
if ECRProbTrap = 1 then
PC ¨ 0xFF20 0200
else
PC ¨ 0xBFC0 0480
endif
Interrupts and NMIs
Interrupts
Interrupts are requested through either asserted external hardware signals or internal software-control-
lable bits. Interrupt exceptions are disabled when any of the following conditions are true:
The processor is operating in Debug Mode
The Interrupt Enable (IntE) bit in the Debug Control Register (DCR) is cleared (see section “Debug
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| 79RC32V333-133DHI | Microprocessor |
| 79RC32V333-150DH | 8 PIN, 1.75KB, FLASH, 64B RAM, COMPARATOR, 8MHZ INTERNAL OSCILLATOR, -40C to +125C, 8-PDIP, TUBE |
| 79RC32V333-150DHI | Microprocessor |
| 79RC32V334-100BB | MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC |
| 79RC32V334-100BBI | MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| 79RC32V333-133DHI | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| 79RC32V333-150DH | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| 79RC32V333-150DHI | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| 79RC32V334-100BB | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC |
| 79RC32V334-100BBG | 制造商:Integrated Device Technology Inc 功能描述:MPU RC32300 32-Bit 100MHz 3.3V 256-Pin BGA |
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