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參數(shù)資料
| 型號： | 79RC32V333-133DH |
| 英文描述： | 8-pin, 1.5KB Flash Program, 64B Flash Data, 8MHz Internal Oscillator, -40C to +85C, 8-SOIC 150mil, T/R |
| 中文描述： | 微處理器 |
| 文件頁數(shù)： | 221/654頁 |
| 文件大?。?/td> | 6963K |
| 代理商： | 79RC32V333-133DH |
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IDT DDR Controller
DDR Initialization
79RC32438 User Reference Manual
7 - 17
November 4, 2002
Notes
DDRCUST register. The chip select signals selected in the CS field are asserted for one clock cycle but the
state of the other control signals — DDRRASN, DDRCASN, DDRCKEN, and DDRWEN — reflect the state
programmed in the DDRCUST register until a new transaction is issued by the DDR controller. The DDR
address DDR bus (i.e., DDRADDR[13:0]) is driven with the CPU address bits (i.e., A[15:2]) that generated
the DDR custom transaction. Using this mechanism, most DDR commands, including LOAD MODE
REGISTER, may be synthesized by the CPU. Note that during a DDR custom transaction, no data is read
from or written do the DDR (i.e., the DDR data bus remains tri-stated). After the DDR custom transaction
completes, the value of the CS field in the DDRCUST register is automatically reset to zero.
DDR Custom Transaction Register
Figure 7.13 DDR Custom Transaction Register (DDRCUST)
CS
Description:
DDR Chip Select.
This field is used to enable a DDR custom transaction and specifies which
chip select(s) should be asserted during the transaction. After the DDR custom transaction com-
pletes, the value of this field is automatically reset to zero.
0 Neither DDRCSN[0] or DDRCSN[1] are asserted
1 DDRCSN[0] is asserted
2 DDRCSN[1] is asserted
3 DDRCSN[0] and DDRCSN[1] are both asserted
Initial Value:
0x0
(this field is not modified due to a warm reset)
Read Value:
Previous value written (or zero after a DDR custom transaction completes)
Write Effect:
Modify value
WE
Description:
DDR Write Enable.
This field specifies the state of the DDRWEN signal during a DDR custom
transaction.
Initial Value:
0x1
(this field is not modified due to a warm reset)
Read Value:
Previous value written
Write Effect:
Modify value
RAS
Description:
DDR RAS Status.
This field specifies the state of the DDRRASN signal during a DDR custom
transaction.
Initial Value:
0x1
(this field is not modified due to a warm reset)
Read Value:
Previous value written
Write Effect:
Modify value
CAS
Description:
DDR CAS Status.
This field specifies the state of the DDRCASN signal during a DDR custom
transaction.
Initial Value:
0x1
(this field is not modified due to a warm reset)
DDRCUST
0
31
24
0
CKE CAS
RAS
1
WE
CS
2
BA
2
1
1
1
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| 79RC32V333-133DHI | Microprocessor |
| 79RC32V333-150DH | 8 PIN, 1.75KB, FLASH, 64B RAM, COMPARATOR, 8MHZ INTERNAL OSCILLATOR, -40C to +125C, 8-PDIP, TUBE |
| 79RC32V333-150DHI | Microprocessor |
| 79RC32V334-100BB | MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC |
| 79RC32V334-100BBI | MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| 79RC32V333-133DHI | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| 79RC32V333-150DH | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| 79RC32V333-150DHI | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| 79RC32V334-100BB | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC |
| 79RC32V334-100BBG | 制造商:Integrated Device Technology Inc 功能描述:MPU RC32300 32-Bit 100MHz 3.3V 256-Pin BGA |
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