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參數(shù)資料
| 型號： | 79RC32V333-133DH |
| 英文描述： | 8-pin, 1.5KB Flash Program, 64B Flash Data, 8MHz Internal Oscillator, -40C to +85C, 8-SOIC 150mil, T/R |
| 中文描述： | 微處理器 |
| 文件頁數(shù)： | 468/654頁 |
| 文件大?。?/td> | 6963K |
| 代理商： | 79RC32V333-133DH |
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IDT EJTAG System
Functional Description
79RC32438 User Reference Manual
20 - 2
November 4, 2002
Notes
Figure 20.1 Simplified EJTAG Block Diagram
Debug Control Register
The Debug Control Register (DCR) is a memory-mapped register that is implemented as part of the
processor core and indicates the availability and status of EJTAG features. The memory-mapped region
containing the DCR is available to software only in Debug Mode.
Hardware Breakpoint Unit
The Hardware Breakpoint Unit implements memory-mapped registers that control the instruction and
data hardware breakpoints. The memory-mapped region containing the hardware breakpoint registers is
accessible to software only in Debug Mode.
EJTAG hardware breakpoint support is implemented with the following functionality:
Supports 4 instructions
Supports 2 data hardware breakpoints
Breakpoint address comparisons for instruction and data hardware breakpoints optionally qualified
with a comparison of the MMU ASID
Data hardware breakpoints optionally qualified with a data value comparison
The presence or absence of hardware breakpoint capability is indicated to debug software in the DCR.
The number of breakpoints and the availability of optional qualifiers is indicated to debug software in the
instruction and data breakpoint status registers.
Register and Memory Map Overview
This section summarizes the registers and special memory that are used for the EJTAG debug solution.
More detailed information regarding mandatory and optional registers and memory locations is available in
the relevant chapters.
Processor
and
Coprocessor 0
MMU
(TLB)
Cache
Controller
Bus Interface
Unit (BIU)
Memory
System
Interface
Hardware
Breakpoint
Unit
PC
ADDR
ASID
TYPE
BYTELANE
DATA
Debug Control
Register (DCR)
Debug
Exception
Interrupt and
NMI Control, etc.
drseg
access
bus
EJTAG
TAP
Debug exception control, debug interrupt request, etc.
dmseg
access
bus
TAP
DINT
Debug interrupt request
EJTAG features
Non-EJTAG features
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| 79RC32V333-133DHI | Microprocessor |
| 79RC32V333-150DH | 8 PIN, 1.75KB, FLASH, 64B RAM, COMPARATOR, 8MHZ INTERNAL OSCILLATOR, -40C to +125C, 8-PDIP, TUBE |
| 79RC32V333-150DHI | Microprocessor |
| 79RC32V334-100BB | MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC |
| 79RC32V334-100BBI | MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| 79RC32V333-133DHI | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| 79RC32V333-150DH | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| 79RC32V333-150DHI | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| 79RC32V334-100BB | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC |
| 79RC32V334-100BBG | 制造商:Integrated Device Technology Inc 功能描述:MPU RC32300 32-Bit 100MHz 3.3V 256-Pin BGA |
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