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參數(shù)資料
| 型號： | 79RC32V333-133DH |
| 英文描述： | 8-pin, 1.5KB Flash Program, 64B Flash Data, 8MHz Internal Oscillator, -40C to +85C, 8-SOIC 150mil, T/R |
| 中文描述： | 微處理器 |
| 文件頁數(shù)： | 333/654頁 |
| 文件大?。?/td> | 6963K |
| 代理商： | 79RC32V333-133DH |
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IDT Ethernet Interfaces
Ethernet Register Description
79RC32438 User Reference Manual
11 - 5
November 4, 2002
Notes
Ethernet Interface Control Register
Figure 11.2 Ethernet Interface Control Register (ETH[0|1]INTFC)
0x06_0244
ETH1CFSA1
Ethernet 1 control frame station address 1
32-bit
0x06_0248
ETH1CFSA2
Ethernet 1 control frame station address 2
32-bit
0x06_024C through 0x06_FFFF
Reserved
1.
The address of the register is equal to the register offset added to the base value of 0x1800_0000.
EN
Description:
Enable.
When this bit is set to 1, the Ethernet interface is enabled. When this bit is set to 0, the
Ethernet interface is disabled. Disabling and then re-enabling the Ethernet interface initializes all
of the Ethernet interface logic to its initial default state (i.e., all registers are set to their initial val-
ues and input and output FIFOs are empty.
Initial Value:
0x0
Read Value:
Previous value written
Write Effect:
Modify value
ITS
Description:
Ignore Transmit Status.
When this bit is set to 1, multiple Ethernet packets may be queued by
the DMA Controller in the output FIFO. In this mode, control bits in the DEVCS field of the DMA
descriptor should be initialized to 0, and status information is not written back to the DEVCS field
when a packet is transmitted. When this bit is set to 0, the output FIFO can only hold one packet.
The DMA controller will update the status information in the DEVCS field after the packet has
been transmitted.
Initial Value:
0x0
Read Value:
Previous value written
Write Effect:
Modify value
RIP
Description:
Reset In Progress.
When the EN bit is cleared to 0, an Ethernet interface reset is generated,
and this bit is set to indicate that an Ethernet interface reset is in progress. The reset may take
several clock cycles to complete due to the crossing of multiple clock domains. When the reset
has completed, this bit is cleared to 0 and the Ethernet interface may be re-enabled by setting
the EN bit to 1.
Initial Value:
0x0
Read Value:
Status
Write Effect:
Read-only
Register Offset
1
Register Name
Register Function
Size
Table 11.1 Ethernet Register Map (Part 4 of 4)
ETH[0|1]INTFC
0
31
EN
1
0
26
ITS
1
1
RIP
1
JAM
1
OVR
1
UND
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| 79RC32V333-133DHI | Microprocessor |
| 79RC32V333-150DH | 8 PIN, 1.75KB, FLASH, 64B RAM, COMPARATOR, 8MHZ INTERNAL OSCILLATOR, -40C to +125C, 8-PDIP, TUBE |
| 79RC32V333-150DHI | Microprocessor |
| 79RC32V334-100BB | MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC |
| 79RC32V334-100BBI | MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| 79RC32V333-133DHI | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| 79RC32V333-150DH | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| 79RC32V333-150DHI | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| 79RC32V334-100BB | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC |
| 79RC32V334-100BBG | 制造商:Integrated Device Technology Inc 功能描述:MPU RC32300 32-Bit 100MHz 3.3V 256-Pin BGA |
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