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參數(shù)資料
| 型號： | μPD30102 |
| 廠商： | NEC Corp. |
| 英文描述： | 64-/32-BIT Microprocessor(64/32位微處理器) |
| 中文描述： | 64-/32-BIT微處理器（64/32位微處理器） |
| 文件頁數(shù)： | 96/112頁 |
| 文件大小： | 639K |
| 代理商： | ΜPD30102 |
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μ
PD30102
96
Preliminary Data Sheet
(12)High-speed system bus parameter (IOCHRDY) (1/2)
Parameter
Symbol
MIN.
MAX.
Unit
Address (ADD (0:25)) setup time (to command signal
)
Notes 1, 2
Command signal low-level width
Notes 1, 2
Address hold time (from command signal )
Note 1
Command signal recovery time
Note 1
t
AVCL
T
∞
N – 29
ns
t
CLCH
T
∞
(N + M) – 29
25
ns
t
CHAV
ns
t
CHCL
T
∞
(N + 1) – 29
0
ns
IOCHRDY sampling start time
Command signal output hold time (from IOCHRDY )
Notes 1, 2
IOCHRDY hold time (from command signal )
Note 1
Data output setup time (to command signal
)
Note 1
Data output hold time (from command signal )
Note 1
Data input setup time (to command signal )
Note 1
Data input hold time (from command signal )
Note 1
t
CLR
ns
t
RHCH
T
∞
M
0
T
∞
(N + M) + 29
ns
t
CHRL
ns
t
DVCL
–15
ns
t
CHDV
25
ns
t
DS
0
ns
t
DH
15
ns
Notes 1.
With the V
R
4102, the MEMR# and MEMW# signals are called the command signals for the high-speed
system bus interface.
2.
The values of N and M are set by using the WLCD/M (0:2) bits of the BCUSPEEDREG register.
The value of T is set by using the CLKSEL (0:2) bits (TxD#/CLKSEL2, RTS#CLKSEL1, and
DTR#CLKSEL0).
CLKSEL2
CLKSEL1
CLKSEL0
T (ns)
1
1
0
33.8
1
0
1
37.3
WLCD/M2
WLCD/M1
WLCD/M0
N (TClock) M (TClock)
0
0
0
8
8
0
0
1
7
7
0
1
0
6
6
0
1
1
5
5
1
0
0
4
4
1
0
1
3
3
1
1
0
2
2
1
1
1
1
2
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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