參數(shù)資料
型號(hào)： μPD30102
廠商： NEC Corp.
英文描述： 64-/32-BIT Microprocessor(64/32位微處理器)
中文描述： 64-/32-BIT微處理器（64/32位微處理器）
文件頁(yè)數(shù)： 92/112頁(yè)
文件大小： 639K
代理商： ΜPD30102
μ
PD30102
92
Preliminary Data Sheet
(10) System bus parameter (IOCHRDY) (1/2)
Parameter
Symbol
MIN.
MAX.
Unit
BUSCLK low-level pulse width
t
BCLKL
45
ns
BUSCLK high-level pulse width
t
BCLKH
45
ns
Address (ADD (0:25)) setup time (to BUSCLK
)
Address (ADD (0:25)) setup time (to command signal
)
Notes 1, 2
t
AVCK
15
ns
t
AVCL
T
∞
N – 29
ns
Address hold time (from command signal )
Note 1
t
CHAV
25
ns
Command signal setup time (to BUSCLK )
Note 1
t
CLCK
15
ns
Command signal low-level width
Note 1, 2
t
CLCH
2
∞
T
∞
N – 29
ns
Command signal recovery time
Note 1
t
CHCL
T
∞
(N + 1) – 29
0
ns
IOCHRDY sampling time
t
CLR
T
∞
N – 44
ns
Command signal low-level width from ready signal
Notes 1, 2
t
RHCH
T
∞
N
0
2
∞
T
∞
N + 29
ns
IOCHRDY hold time (from command signal )
Note 1
t
CHRL
ns
Data output setup time (to command signal
)
Note 1
Data output hold time (from command signal )
Note 1
t
DVCL
0
ns
t
CHDV
25
ns
Data input setup time (to command signal )
t
DS
0
ns
Data input hold time (from command signal )
t
DH
15
ns
Notes 1.
With the V
R
4102, the MEMW#, MEMR#, IOW#, and IOR# pins are called the command signals for the
system bus interface.
2.
The value of N is set by using the WISAA (0:2) bits of the BCUSPEEDREG register.
The value of T is set by using the CLKSEL (0:2) bits (TxD#/CLKSEL2, RTS#CLKSEL1, and
DTR#CLKSEL0).
WISAA2
WISAA1
WISAA0
N (TClock)
0
0
0
8
0
0
1
7
0
1
0
6
0
1
1
5
1
Note
1
Note
0
Note
0
Note
0
Note
1
Note
4
3
1
1
0
—
1
1
1
—
Note
If the WISAA (0:2) bits are set to 100B or
high, the AC characteristics of t
AVCK
and
t
CLCK
are not guaranteed.
CLKSEL2
CLKSEL1
CLKSEL0
T (ns)
1
0
1
37.3
1
0
0
40.6
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PDF描述
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