參數(shù)資料
型號(hào)： μPD30102
廠商： NEC Corp.
英文描述： 64-/32-BIT Microprocessor(64/32位微處理器)
中文描述： 64-/32-BIT微處理器（64/32位微處理器）
文件頁(yè)數(shù)： 100/112頁(yè)
文件大?。?/td> 639K
代理商： ΜPD30102
μ
PD30102
100
Preliminary Data Sheet
(14)LCD interface parameter
Parameter
Symbol
MIN.
MAX.
Unit
Address setup time (to command signal
)
Note 1
Address hold time (from command signal )
Note 1
t
AS
15
ns
t
AH
0
ns
Command signal recovery time
Note 1
t
RY
30
ns
LCDRDY sampling time
t
CLR
0
ns
Command signal output hold time (from LCDRDY )
Notes 1, 2
t
RHCH
T
∞
N
T
∞
(N + 2) + 29
ns
LCDRDY hold time (from command signal )
Note 1
t
RYZ
0
ns
Data output setup time (to command signal )
Notes 1, 2
t
DVCH
T
∞
(N + 2)
25
ns
Data output hold time (from command signal )
Note 1
t
CHDV
ns
Data input setup time (to command signal )
Note 1
t
DS
0
ns
Data input hold time (from command signal )
Note 1
t
DH
15
ns
Notes 1.
With the V
R
4102, the RD# and WR# signals are called the command signals for the LCD interface.
2.
The value of N is set by using the WLCD/M (0:1) bits of the BCUSPEEDREG register.
The value of T is set by using the CLKSEL (0:2) bits (TxD#/CLKSEL2, RTS#CLKSEL1, and
DTR#CLKSEL0).
CLKSEL2
CLKSEL1
CLKSEL0
T (ns)
1
0
1
37.3
1
0
0
40.6
WLCD/M1
WLCD/M0
N (TClock)
0
0
8
0
1
6
1
0
4
1
1
2
SHB#
(input)
LCDCS#
(output)
WR#, RD#
(output)
ADD (0 : 8),
ADD (19 : 20)
(output)
ADD (9 : 18)
(output)
t
AH
Invalid
t
AS
LCDRDY
(input)
DATA
(output)
DATA
(input)
Invalid
Invalid
t
CLR
t
RHCH
t
DVCH
t
CHDV
t
RY
t
RYZ
t
DS
t
DH
Hi-Z
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PDF描述
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