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參數(shù)資料
| 型號(hào)： | UPD46128512F9-CR2 |
| 廠商： | NEC Corp. |
| 英文描述： | 128M-BIT CMOS MOBILE SPECIFIED RAM 8M-WORD BY 16-BIT EXTENDED TEMPERATURE OPERATION |
| 中文描述： | 128兆位CMOS移動(dòng)指明內(nèi)存800萬字由16位溫度范圍 |
| 文件頁數(shù)： | 44/82頁 |
| 文件大小： | 817K |
| 代理商： | UPD46128512F9-CR2 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁當(dāng)前第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁
Preliminary Data Sheet M17507EJ2V0DS
44
μ
PD46128512-X
Figure 7-12. Asynchronous Write Cycle Timing Chart 2 (Basic Timing2)
/CE1 (Input)
Address (Input)
DQ (Input)
High-Z
High-Z
t
WC
t
WC
/WE (Input)
t
CW
t
WR
/LB, /UB (Input)
/ADV (Input)
t
ASC
/OE (Input)
t
OES
t
WR
t
BW
t
AS
t
DW
t
DH
t
ASV
t
AH
t
VPL
t
VPL
t
AS
t
AS
t
WR
t
WP
t
AS
t
AS
Data In D1
A1
A2
Cautions 1. During address transition, at least one of pins /CE1 and /WE, or both of /LB and /UB pins should
be inactivated.
2. Do not input data to the DQ pins while they are in the output state.
3. In write cycle, CE2 and /OE should be fixed HIGH.
4. CLK should be fixed HIGH or LOW.
Remark
Write operation is done during the overlap time of LOW of following signals.
/CE1
/WE
/LB and/or /UB
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