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參數(shù)資料
| 型號： | TECO3264 |
| 廠商： | Lineage Power |
| 英文描述： | 32-Channel Echo Canceller(32通道回波清除器) |
| 中文描述： | 32通道回聲消除器（32通道回波清除器） |
| 文件頁數(shù)： | 4/128頁 |
| 文件大?。?/td> | 2328K |
| 代理商： | TECO3264 |
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Data Sheet
August 1999
TECO3264 32-Channel Echo Canceller
4
Lucent Technologies Inc.
List of Figures
Figures
Page
Figure 1. 32-Channel Echo Canceller Block Diagram.............................................................................................. 8
Figure 2. Pin Assignment ......................................................................................................................................... 9
Figure 3. MPIC Write Cycle (UP_MODE = 1)......................................................................................................... 17
Figure 4. MPIC Read Cycle (UP_MODE = 1) ........................................................................................................ 17
Figure 5. MPIC Write Cycle (UP_MODE = 0)......................................................................................................... 18
Figure 6. MPIC Read Cycle (UP_MODE = 0) ........................................................................................................ 18
Figure 7. Control and Status Timing....................................................................................................................... 19
Figure 8. SYNC and PCM Timing for DS1 and CEPT Frame ................................................................................ 20
Figure 9. Interface Timing (SYNC, 8 kHz).............................................................................................................. 21
Figure 10. Interface Timing (CK8M Clock)............................................................................................................. 21
Figure 11. 4.096 MHz Reference Clock (FE = 0, CK8M Falling Edge) .................................................................. 22
Figure 12. 4.096 MHz Reference Clock (FE = 1, CK8M Rising Edge)................................................................... 23
Figure 13. Received and Transmit Offsets Related to Received and Transmit Data............................................. 25
Figure 14. SYNC Shifted to Edge of CK8M............................................................................................................ 26
Figure 15. PCM Input/Output Transmission Parameter Settings ........................................................................... 28
Figure 16. HSYNC, Frames, Bits, etc., Relationship.............................................................................................. 30
Figure 17. HSYNC, HDSP Relationship................................................................................................................. 30
Figure 18. Clock Input Signals.............................................................................................................................. 120
Figure 19. Setup and Hold Times......................................................................................................................... 122
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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