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參數(shù)資料
| 型號： | TECO3264 |
| 廠商： | Lineage Power |
| 英文描述： | 32-Channel Echo Canceller(32通道回波清除器) |
| 中文描述： | 32通道回聲消除器（32通道回波清除器） |
| 文件頁數(shù)： | 22/128頁 |
| 文件大?。?/td> | 2328K |
| 代理商： | TECO3264 |
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Data Sheet
August 1999
TECO3264 32-Channel Echo Canceller
22
Lucent Technologies Inc.
External Control Connection
(continued)
PCM Input/Output (I/O) Timing and Register Control
(continued)
Bit Offset Operation
The following parameters affect when the first bit of the first time slot (TS0) is transmitted and when the first
received bit is sampled relative to the SYNC clock.
I
Frame Edge Bit (FE)—The FE bit determines which edge of CK8M is used to sample the frame synchronization
(SYNC) clock signal.
I
[C, E]XCE and [X, Y]RCE—The [C, E]XCE bits specify which edge of CK8M is used to transmit data, and the
[X, Y]RCE bit specifies which edge of CK8M is used to sample received data. Received data is sampled at the
middle of the data bit.
Note:
For both CMS = 1 (2.048 Mbits/s rate) and CMS = 0 (4.096 Mbits/s rate), a 4.096 MHz reference clock is
used. It is generated internally and its rising edge always coincides with the FE reference edge, whether
FE = 1 or 0 (rising or falling). Figure 11, 4.096 MHz Reference Clock (FE = 0, CK8M Falling Edge) below
shows the case when FE = 0 (CMS = 1). Similarly, Figure 12 on page 23 shows the case for FE = 1 (CMS
= 1).
I
[X, Y]RBOFF and [C, E]XBOFF—The [C, E]XBOFF bits specify the number of CK8M cycles to delay before
transmitting the first bit. Similarly, the [X, Y]RBOFF bits specify the number of CK8M cycles to delay before sam-
pling the first received bit.
5-7343(F)r.2
Figure 11. 4.096 MHz Reference Clock (FE = 0, CK8M Falling Edge)
BIT 7, TS31
BIT 0, TS0
SYNC
CK8M
[C, E]XCE = 0
CK4M
[C, E]XCE = 1
[C, E]PCM
[X, Y]PCM
BIT 7, TS31
BIT 0, TS0
1
18
2
3
4
5
6
7
8
1
10
11
12
13
14
15
16
17
FE = 0
[X, Y]RCE = 0
[X, Y]RCE = 1
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