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參數(shù)資料
| 型號： | SAA7115 |
| 廠商： | NXP Semiconductors N.V. |
| 英文描述： | PAL/NTSC/SECAM Video Decoder with Adaptive PAL/NTSC Comb Filter, High Performance Scaler, I2C Sliced Data Readback and SQ PIXEL OUTPUT |
| 中文描述： | PAL / NTSC制式/ SECAM視頻解碼器，自適應(yīng)PAL / NTSC制式梳狀濾波器，高性能潔牙機，刨切的I2C數(shù)據(jù)回讀和SQ像素輸出 |
| 文件頁數(shù)： | 99/214頁 |
| 文件大?。?/td> | 732K |
| 代理商： | SAA7115 |
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Pemnr
NAeue
Filename:
SAA7115_Datasheet.fm
Confidential - NDA required
page 99
Last edited by H. Lambers
Philips Semiconductors
CS-PD Hamburg
CVIP2
Datasheet
SAA7115
Date:
10/23/01
Version:
0.67
Table 41
Signals dedicated to the host port
9.7
Basic input and output timing diagrams I-port and X-port
9.7.1
I-
PORT OUTPUT TIMING
The following diagrams (figures 33 to 39) illustrate the output timing via the I-port. IGPH and the scalers IGPV are logic 1
active gate signals. If reference pulses are programmed, these pulses are generated on the rising edge of the logic 1
active gates. Valid data is accompanied by the output data qualifier on pin IDQ.
An data request via ITRDY = ‘1’ is answered with the next clock cycle by marking this cycle as valid or invalid data.
Due to the scaling and the output processing, it may last several ITRDY = ‘1’ cycles, before a request is answered with
valid data. After running in and if the requested data rate is matched to the scaled data rate, valid data are normally
provided with the next clock cycle.
The behaviour during invalid clock cycles depend on the INS80 bit and the ITRDY input.
For INS80 = ‘0’ the value 00H is inserted on IPD[7:0], resp. HPD[7:0], for all clock cycles marked with IDQ = ‘0’
For INS80 = ‘1’ data are hold during a line, if ITRDY =’0’ or IDQ=’0’. Outside the active line and in 8 bit output mode,
the inserted blanking values (‘80H’, ‘10H’) change with every ITRDY = ‘1’.
As there are now internal counters for data packing implemented (see sect. 8.5.4.2 and parameters PGHAPS, PGHBPS
and PGHCPS), the ITRDY packing is mainly useful for burst data transfers.
The IDQ output pin may be defined to be a gated clock output signal (ICLK AND internal IDQ).
9.7.2
X-
PORT INPUT TIMING
At the X-port the input timing requirements are the same as those for the I-port output. But different to those below:
It is not necessary to mark invalid cycles with a 00H code
No constraints on the input qualifier (can be a random pattern)
XCLK may be a gated clock (XCLK AND external XDQ).
Remark
: All timings illustrated in figures 33 to 39 are given for an uninterrupted output stream (no handshake with the
external hardware).
SYMBOL
PIN
I/O
DESCRIPTION
BIT
HPD7 to
HPD0
64 -67, 69 - 72
I/(O) With the X-port, these signals are used
as input only, for 16-bit
Y-CB-CR 4 : 2 : 2 video data. In this
case HPD[7:0] carries chrominance
data.
ICKS[3:0] (80H[3:0]),
SCSRC[1:0] (91H[5:4], C1H[5:4]),
IPE[1:0] (87H[1:0]),
ITRI ([8FH[6])
(I)/O
With the I-port, these signals are used
as output only, for 16-bit
Y-CB-CR 4 : 2 : 2 video data. In this
case HPD[7:0] carries chrominance
data.
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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| SAA7115AHL/V1,557 | 功能描述:視頻 IC 9-BIT VIDEO DECODER RoHS:否 制造商:Fairchild Semiconductor 工作電源電壓:5 V 電源電流:80 mA 最大工作溫度:+ 85 C 封裝 / 箱體:TSSOP-28 封裝:Reel |
| SAA7115AHL/V1-T | 功能描述:視頻 IC 9-BIT VIDEO DECODER RoHS:否 制造商:Fairchild Semiconductor 工作電源電壓:5 V 電源電流:80 mA 最大工作溫度:+ 85 C 封裝 / 箱體:TSSOP-28 封裝:Reel |
| SAA7115HL/V1 | 制造商:NXP Semiconductors 功能描述:IC VIDEO DECODR DIGITAL 100 |
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