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參數(shù)資料
| 型號： | SAA7115 |
| 廠商： | NXP Semiconductors N.V. |
| 英文描述： | PAL/NTSC/SECAM Video Decoder with Adaptive PAL/NTSC Comb Filter, High Performance Scaler, I2C Sliced Data Readback and SQ PIXEL OUTPUT |
| 中文描述： | PAL / NTSC制式/ SECAM視頻解碼器，自適應(yīng)PAL / NTSC制式梳狀濾波器，高性能潔牙機(jī)，刨切的I2C數(shù)據(jù)回讀和SQ像素輸出 |
| 文件頁數(shù)： | 91/214頁 |
| 文件大?。?/td> | 732K |
| 代理商： | SAA7115 |
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Pemnr
NAeue
Filename:
SAA7115_Datasheet.fm
Confidential - NDA required
page 91
Last edited by H. Lambers
Philips Semiconductors
CS-PD Hamburg
CVIP2
Datasheet
SAA7115
Date:
10/23/01
Version:
0.67
– ASCLK: is the audio clock for all other audio clock frequencies.
The ratios are programmable; see also chapter 8.7.
Table 33
Audio clock pin description
9.3
Clock and real-time synchronization signals
For the generation of the line-locked video (pixel) clock LLC, and of the frame-locked audio serial bit clock, a crystal
accurate frequency reference is required. An oscillator is built-in for fundamental or third harmonic crystals. The
supported crystal frequencies are 32.11 MHz and 24.576 MHz (defined during reset by strapping pin ALRCLK).
Alternatively pin XTALI can be driven from an external single-ended oscillator.
The crystal oscillation can be propagated as a clock to other ICs in the system via pin XTOUT.
The Line-Locked Clock (LLC) is the double pixel clock of nominal 27 MHz. It is locked to the selected video input,
generating baseband video pixels according to “ITU recommendation 601” In order to support interfacing circuits, a
direct pixel clock (LLC2) is also provided.
The pins for line and field timing reference signals are RTCO, RTS1 and RTS0. Various real-time status information can
be selected for the RTS pins. The signals are always available (output) and reflect the synchronization operation of the
decoder part in the SAA7115. The function of the RTS1 and RTS0 pins can be defined by bits RTSE1[3:0] 12H[7:4] and
RTSE0[3:0] 12H[3:0].
SYMBOL
PIN
I/O
DESCRIPTION
BIT
ACNI[21:0] (36H[5:0] 35H[7:0] 34H[7:0]),
AMVR (3AH[2]),
APLL (3AH[3]),
UCGC (3AH[3]; must be set to 0)
Audio master clock output using of CGC2 (low
jitter audio clock)
ACPF[17:0] (32H[1:0] 31H[7:0] 30H[7:0]),
ACNI[21:0] (36H[5:0] 35H[7:0] 34H[7:0]),
AMVR (3AH[2]),
APLL (3AH[3]),
UCGC (3AH[3]; must be set to 1),
CGCDIV (3AH[6])
AMXCLK
41
I
External audio master clock input for the clock
division circuit, can be directly connected to
output AMCLK for standard applications
Serial audio clock output, can be synchronized
to rising or falling edge of AMXCLK
Audio channel (left/right) clock output, can be
synchronized to rising or falling edge of
ASCLK.
ASCLK
39
O
SDIV[5:0] (38H[5:0]),
SCPH (3AH[0]),
LRDIV[5:0] (39H[5:0]),
LRPH(3AH[1])
ALRCLK
40
O
I
Strapping during reset determines the crystal
oscillator frequency to be used.
-
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PDF描述 |
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參數(shù)描述 |
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