參數(shù)資料
型號： S71WS512NC0BAWA62
廠商： Spansion Inc.
英文描述： Stacked Multi-Chip Product (MCP)
中文描述： 堆疊式多芯片產(chǎn)品（MCP）
文件頁數(shù)： 136/188頁
文件大?。?/td> 2252K
代理商： S71WS512NC0BAWA62
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134
S71WS-Nx0 Based MCPs
S71WS-N_01_A4 September 15, 2005
A d v a n c e I n f o r m a t i o n
32.3.2.1
Latency = 5, Burst Length = 4, WP = Low enable (OE# = V
IH
, MRS# = V
IH
).
CS# Toggling Consecutive Burst Write
W rite Timings
Notes:
1.
The new burst operation can be issued only after the previous burst operation is finished. For the new burst operation,
t
BEADV
should be met.
Multiple clock risings are allowed during low ADV# period. The burst operation starts from the first clock rising.
/WAIT Low (t
WL
or t
): Data not available (driven by CS# low going edge or ADV# low going edge)
/WAIT High (t
): Data available (driven by Latency-1 clock)
/WAIT High-Z (t
WZ
): Data don’t care (driven by CS# high going edge)
D2 is masked by UB# and LB#.
Burst Cycle Time (t
BC
) should not be over 2.5μs.
Figure 32.6 Timing Waveform of Burst Write Cycle (1)
2.
3.
4.
5.
Table 32.5 Burst Write AC Characteristics
Symbol
t
CSHP
t
BS
t
BH
t
BMS
t
BMH
t
WES
t
WEH
Speed
Units
Symbol
t
WHP
t
DS
t
DHC
t
WL
t
WH
t
WZ
Speed
Units
Min
5
5
5
7
7
5
5
Max
—
—
—
—
—
—
—
Min
5
5
3
—
—
—
Max
—
—
—
10
12
7
ns
ns
1
2
3
4
5
6
7
8
9
10
11
12
13
ADV#
Address
CS#
Data in
WE#
CLK
D0
D1
D2
D3
Valid
t
ADVS
t
ADVH
t
AS(B)
t
AH(B)
t
CSS(B)
T
t
DHC
WAIT#
0
t
WES
t
WEH
t
DS
t
DHC
Don’t Care
t
BMS
t
BMH
Latency 5
High-Z
t
WL
t
WH
t
BS
t
BH
D0
t
WHP
t
CSHP
t
WZ
t
WL
Latency 5
Valid
t
WH
t
BEADV
t
BC
LB#, UB#
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PDF描述
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