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參數(shù)資料
| 型號(hào)： | S71PL129JC0BFI9P3 |
| 廠商： | Spansion Inc. |
| 英文描述： | Stacked Multi-Chip Product (MCP) Flash Memory |
| 中文描述： | 堆疊式多芯片產(chǎn)品（MCP）的快閃記憶體 |
| 文件頁數(shù)： | 87/149頁 |
| 文件大?。?/td> | 2693K |
| 代理商： | S71PL129JC0BFI9P3 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁當(dāng)前第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁
Ocotober 16, 2004 pSRAM_Type06_14_A1
pSRAM Type 6
87
A d v a n c e I n f o r m a t i o n
Provisions of Address Skew
Read
In case multiple invalid address cycles shorter than t
RC
min. sustain over 10 μs
in an active status, at least one valid address cycle over t
RC
min. is required dur-
ing 10μs.
W rite
In case multiple invalid address cycles shorter than t
WC
min. sustain over 10 μs
in an active status, at least one valid address cycle over t
WC
min. is required dur-
ing 10 μs.
Notes:
1.
Stresses greater than listed under "
Absolute Maximum Ratings
" section may cause permanent damage to the device.
2.
All voltages are reference to GND.
3.
I
DDO
depends on the cycle time.
4.
I
DDO
depends on output loading. Specified values are defined with the output open condition.
5.
AC measurements are assumed t
R
, t
F
= 5 ns.
6.
Parameters t
OD
, t
ODO
, t
BD
and t
OD
W define the time at which the output goes the open condition and are not output voltage
reference levels.
7.
Data cannot be retained at deep power-down stand-by mode.
8.
If OE# is high during the write cycle, the outputs will remain at high impedance.
9.
During the output state of I/O signals, input signals of reverse polarity must not be applied.
10. If CE1# or LB#/UB# goes LOW coincident with or after WE# goes LOW, the outputs will remain at high impedance.
11. If CE1# or LB#/UB# goes HIGH coincident with or before WE# goes HIGH, the outputs will remain at high impedance.
Figure 30. Read
Figure 31. Write
over 10
μ
s
t
RC
min
CE1#
WE#
Address
t
WP
min
t
WC
min
CE1#
WE#
Address
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| S71WS-J | Stacked Multi-Chip Product (MCP) |
| S71WS256PD0HF3SR3 | 1.8 Volt-only x16 Simultaneous Read/Write, Burst Mode Flash Memory with CellularRAM |
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| S71WS256PC0KF3SL3 | 1.8 Volt-only x16 Simultaneous Read/Write, Burst Mode Flash Memory with CellularRAM |
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