參數(shù)資料
型號： MPC850
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁數(shù)： 42/1064頁
文件大?。?/td> 5301K
代理商： MPC850
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MPC850 Integrated Communications Microprocessor Users Manual
MOTOROLA
ILLUSTRATIONS
Figure
Number
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23-10
23-11
23-12
Title
Page
Number
IDL Bus Signals........................................................................................................20-27
GCI Bus Signals........................................................................................................20-30
Bank-of-Clocks Selection Logic for NMSI..............................................................20-34
Baud Rate Generator (BRG) Block Diagram ...........................................................20-36
Baud Rate Generator Configuration Registers (BRGCn).........................................20-37
SCC Block Diagram ...................................................................................................21-2
GSMR_HGeneral SCC Mode Register (High Order) ............................................21-4
GSMR_LGeneral SCC Mode Register (Low Order)..............................................21-7
Data Synchronization Register (DSR)......................................................................21-10
Transmit-on-Demand Register (TODR)...................................................................21-11
SCC Buffer Descriptors (BDs).................................................................................21-12
SCC Buffer Descriptor and Buffer Structure............................................................21-13
Function Code Registers (RFCR and TFCR)...........................................................21-16
Output Delay from RTS Asserted for Synchronous Protocols.................................21-19
Output Delay from CTS Asserted for Synchronous Protocols.................................21-19
CTS Lost in Synchronous Protocols.........................................................................21-20
Using CD to Control Synchronous Protocol Reception ...........................................21-21
DPLL Receiver Block Diagram................................................................................21-22
DPLL Transmitter Block Diagram ...........................................................................21-23
DPLL Encoding Examples .......................................................................................21-25
UART Character Format.............................................................................................22-1
Two UART Multidrop Configurations.......................................................................22-7
Control Character Table, RCCM, and RCCR.............................................................22-8
Transmit Out-of-Sequence Register (TOSEQ).........................................................22-10
Data Synchronization Register (DSR)......................................................................22-11
Protocol-Specific Mode Register for UART (PSMR)..............................................22-13
SCC UART Receiving using RxBDs .......................................................................22-16
SCC UART RxBD....................................................................................................22-17
SCC UART Transmit Buffer Descriptor (TxBD).....................................................22-18
SCC UART Interrupt Event Example.......................................................................22-20
SCC UART Event Register (SCCE) and Mask Register (SCCM)...........................22-20
SCC Status Register for UART Mode (SCCS).........................................................22-21
HDLC Framing Structure ...........................................................................................23-2
HDLC Address Recognition.......................................................................................23-5
HDLC Mode Register (PSMR)...................................................................................23-7
SCC HDLC Receive Buffer Descriptor (RxBD)........................................................23-8
SCC HDLC Receiving using RxBDs .......................................................................23-10
SCC HDLC Transmit Buffer Descriptor (TxBD).....................................................23-11
HDLC Event Register (SCCE)/HDLC Mask Register (SCCM)..............................23-12
SCC HDLC Interrupt Event Example.......................................................................23-13
SCC HDLC Status Register (SCCS).........................................................................23-14
Typical HDLC Bus Multimaster Configuration.......................................................23-18
Typical HDLC Bus Single-Master Configuration....................................................23-19
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