參數(shù)資料
型號(hào)： MPC850
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁數(shù)： 14/1064頁
文件大?。?/td> 5301K
代理商： MPC850
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xiv
MPC850 Integrated Communications Microprocessor Users Manual
MOTOROLA
CONTENTS
Paragraph
Number
Title
Page
Number
13.4.4
13.4.5
13.4.6
13.4.6.1
13.4.6.2
13.4.6.3
13.4.6.4
13.4.7
13.4.7.1
13.4.7.2
13.4.7.3
13.4.7.3.1
13.4.7.3.2
13.4.7.3.3
13.4.7.3.4
13.4.7.3.5
13.4.8
13.4.8.1
13.4.8.2
13.4.8.3
13.4.8.4
13.4.9
13.4.9.1
13.4.10
13.4.10.1
Burst Operations...........................................................................................13-14
Alignment and Data Packing on Transfers...................................................13-23
Arbitration Phase..........................................................................................13-25
Bus Request (BR).....................................................................................13-26
Bus Grant (BG) ........................................................................................13-27
Bus Busy (BB)..........................................................................................13-27
External Bus Parking................................................................................13-29
Address Transfer Phase-Related Signals......................................................13-29
Transfer Start (TS)....................................................................................13-29
Address Bus..............................................................................................13-30
Transfer Attributes ...................................................................................13-30
Read/Write (RD/WR)...........................................................................13-30
Burst Indicator (BURST).....................................................................13-30
Transfer Size (TSIZ) ............................................................................13-30
Address Types (AT).............................................................................13-30
Burst Data in Progress (BDIP).............................................................13-33
Termination Signals......................................................................................13-33
Transfer Acknowledge (TA)....................................................................13-33
Burst Inhibit (BI)......................................................................................13-33
Transfer Error Acknowledge (TEA) ........................................................13-33
Termination Signals Protocol...................................................................13-33
Memory Reservation....................................................................................13-34
Kill Reservation (KR) ..............................................................................13-35
Bus Exception Control Cycles......................................................................13-36
RETRY.....................................................................................................13-36
Chapter 14
Clocks and Power Control
14.1
14.2
14.2.1
14.2.1.1
14.2.1.2
14.2.2
14.2.2.1
14.2.2.2
14.2.2.3
Features...............................................................................................................14-1
The Clock Module..............................................................................................14-2
External Reference Clocks.............................................................................14-3
Off-Chip Oscillator Input (EXTCLK)........................................................14-4
Crystal Oscillator Support (EXTAL and XTAL).......................................14-4
System PLL....................................................................................................14-5
SPLL Reset Configuration .........................................................................14-6
SPLL Output Characteristics and Stability ................................................14-7
The System Phase-Locked Loop Pins (VDDSYN, VSSSYN, VSSSYN1,
XFC).......................................................................................................14-7
Disabling the SPLL....................................................................................14-9
Clock Signals......................................................................................................14-9
Clocks Derived from the SPLL Output..........................................................14-9
14.2.2.4
14.3
14.3.1
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