參數(shù)資料
型號(hào)： MPC850
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁數(shù)： 35/1064頁
文件大小： 5301K
代理商： MPC850
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MOTOROLA
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8-16
MPC850 Microprocessor Block Diagram ....................................................................1-3
MPC850 Functional Signal Diagram..........................................................................1-11
Block Diagram of the Core...........................................................................................3-4
Instruction Flow Conceptual Diagram..........................................................................3-6
Basic Instruction Pipeline Timing ................................................................................3-7
Sequencer Data Path.....................................................................................................3-8
LSU Functional Block Diagram.................................................................................3-11
Condition Register (CR)...............................................................................................4-2
XER Register................................................................................................................4-3
Machine State Register (MSR).....................................................................................4-7
Exception Latency ......................................................................................................6-18
Instruction Cache Organization ....................................................................................7-3
Data Cache Organization..............................................................................................7-5
Instruction Cache Control and Status Register (IC_CST)............................................7-7
Instruction Cache Address Register (IC_ADR)............................................................7-8
Instruction Cache Data Port Register (IC_DAT)..........................................................7-8
Data Cache Control and Status Register (DC_CST)..................................................7-12
Data Cache Address Register (DC_ADR)..................................................................7-13
Data Cache Data Port Register (DC_DAT)................................................................7-14
Instruction Cache Data Path........................................................................................7-21
Read/Instruction Fetch Flow Diagram..........................................................................8-4
Flow of Load/Store Access...........................................................................................8-5
Effective-to-Physical Address Translation for 4-Kbyte Pages Block Diagram............8-6
Two-Level Translation Table (MD_CTR[TWAM] = 1)............................................8-10
Two-Level Translation Table (MD_CTR[TWAM] = 0)............................................8-12
IMMU Control Register (MI_CTR)...........................................................................8-16
DMMU Control Register (MD_CTR)........................................................................8-17
IMMU/DMMU Effective Page Number Register (Mx_EPN)....................................8-18
IMMU Tablewalk Control Register (MI_TWC) ........................................................8-19
DMMU Tablewalk Control Register (MD_TWC).....................................................8-20
IMMU Real Page Number Register (MI_RPN) .........................................................8-21
DMMU Real Page Number Register (MD_RPN)......................................................8-22
MMU Tablewalk Base Register (M_TWB) ...............................................................8-23
MMU Current Address Space ID Register (M_CASID)............................................8-23
MMU Access Protection Registers (MI_AP/MD_AP)...............................................8-24
MMU Tablewalk Special Register (M_TW)..............................................................8-24
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