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參數(shù)資料
| 型號： | LQ80221 |
| 英文描述： | LAN Transceiver |
| 中文描述： | 網絡收發(fā)器 |
| 文件頁數(shù)： | 32/91頁 |
| 文件大?。?/td> | 907K |
| 代理商： | LQ80221 |
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80220/80221
MD400159/E
32
Table 8. MI Serial Port Frame Structure
<Idle>
IDLE
<Start>
ST[1:0]
<Read>
READ
<Write>
WRITE
<PHY Addr.>
PHYAD[4:0]
<Reg. Addr.>
REGAD[4:0]
<Turnaround>
TA[1:0]
<Data>
D[15:0]....
Register 0 Control
Register 1 Status
Register 2 PHY ID #1
Register 3 PHY ID #2
Register 4 AutoNegotiation Advertisement
Register 5 AutoNegotiation Remote End Capability
Register 16 Configuration 1
Register 17 Configuration 2
Register 18 Status Output
Register 19 Mask
Register 20 Reserved
Symbol
IDLE
Name
Idle Pattern
Definition
These bits are an idle pattern. Device will not initiate an
MI cycle until it detects at least 32 1's.
When ST[1:0]=01, a MI Serial Port access cycle starts.
R/W
W
ST1
ST0
READ
WRITE
PHYAD[4:0]
Start Bits
W
Read Select
Write Select
Physical Device
Address
Register Address
1 = Read Cycle
1 = Write Cycle
When PHYAD[4:0]=MDA[4:0] pins inverted, the MI Serial
Port is selected for operation.
If REGAD[4:0]=00000-11110, these bits determine the
specific register from which D[15:0] is read/written. If multiple
register access is enabled and REGAD[4:0]=11111, all
registers are read/written in a single cycle.
These bits provide some turnaround time for MDIO
W
W
W
REGAD4[4:0]
W
TA1
TA0
Turnaround Time
R/W
When READ=1, TA[1:0]=Z0
When WRITE=1, TA[1:0]=ZZ
These 16 bits contain data to/from one of the eleven registers
selected by register address bits REGAD[4:0].
D[15:0]....
Data
Any
IDLE is shifted in first
4.0 Register Description
相關PDF資料 |
PDF描述 |
|---|---|
| LQT100X | Peripheral IC |
| LQT1KX | Peripheral IC |
| LQT50X3 | Peripheral IC |
| LQT60X3 | Peripheral IC |
| LQV3M2768-3CGR | Peripheral IC |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| LQ821 | 制造商:POLYFET 制造商全稱:Polyfet RF Devices 功能描述:SILICON GATE ENHANCEMENT MODE RF POWER LDMOS TRANSISTOR |
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