參數(shù)資料
型號： ISP1582BS
廠商： NXP SEMICONDUCTORS
元件分類： 總線控制器
英文描述： Hi-Speed Universal Serial Bus peripheral controller
中文描述： UNIVERSAL SERIAL BUS CONTROLLER, PQCC56
封裝： 8 X 8 MM, 0.85 MM PITCH, PLASTIC, MO-220, SOT-684-1, HVQFN-56
文件頁數(shù)： 23/66頁
文件大小： 325K
代理商： ISP1582BS
Philips Semiconductors
ISP1582
Hi-Speed USB peripheral controller
Preliminary data
Rev. 03 — 25 August 2004
23 of 66
9397 750 13699
Koninklijke Philips Electronics N.V. 2004. All rights reserved.
9.
Register description
Table 17:
Name
Register overview
Destination
Address
Description
Size
(bytes)
Reference
Initialization registers
Address
device
00h
USB device address and enabling
1
Section 9.2.1
on page 24
Section 9.2.2
on page 25
Section 9.2.3
on page 27
Section 9.2.4
on page 28
Section 9.2.5
on page 30
Mode
device
0Ch
power-down options, global interrupt
enable, SoftConnect
interrupt sources, trigger mode, output
polarity
OTG implementation
1
Interrupt Configuration
device
10h
1
OTG
device
12h
1
Interrupt Enable
device
14h
interrupt source enabling
4
Data flow registers
Endpoint Index
endpoints
2Ch
endpoint selection, data flow direction
1
Section 9.3.1
on page 31
Section 9.3.2
on page 33
Section 9.3.3
on page 33
Section 9.3.4
on page 34
Section 9.3.5
on page 35
Section 9.3.6
on page 36
Section 9.3.7
on page 37
Control Function
endpoint
28h
endpoint buffer management
1
Data Port
endpoint
20h
data access to endpoint FIFO
2
Buffer Length
endpoint
1Ch
packet size counter
2
Buffer Status
endpoint
1Eh
buffer status for each endpoint
1
Endpoint MaxPacketSize
endpoint
04h
maximum packet size
2
Endpoint Type
endpoint
08h
selects endpoint type: control,
isochronous, bulk or interrupt
2
DMA registers
DMA Command
DMA controller
30h
controls all DMA transfers
1
Section 9.4.1
on page 39
Section 9.4.2
on page 40
Section 9.4.3
on page 41
DMA Transfer Counter
DMA controller
34h
sets byte count for DMA transfer
4
DMA Configuration
DMA controller
38h
sets GDMA configuration (counter
enable, burst length, data strobing, bus
width)
endian type, master or slave selection,
signal polarity for DACK, DREQ, DIOW,
DIOR
shows reason (source) for DMA interrupt
1
DMA Hardware
DMA controller
3Ch
1
Section 9.4.4
on page 42
DMA Interrupt Reason
DMA controller
50h
2
Section 9.4.5
on page 43
Section 9.4.6
on page 45
Section 9.4.7
on page 45
DMA Interrupt Enable
DMA controller
54h
enables DMA interrupt sources
2
DMA Endpoint
DMA controller
58h
selects endpoint FIFO, data flow direction 1
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