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參數(shù)資料
| 型號： | DSP56321 |
| 廠商： | 飛思卡爾半導(dǎo)體(中國)有限公司 |
| 元件分類： | 數(shù)字信號處理 |
| 英文描述： | 24-Bit Digital Signal Processor |
| 中文描述： | 24位數(shù)字信號處理器 |
| 文件頁數(shù)： | 33/84頁 |
| 文件大?。?/td> | 898K |
| 代理商： | DSP56321 |
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AC Electrical Characteristics
DSP56321 Technical Data, Rev. 11
Freescale Semiconductor
2-13
2.4.5.2 Asynchronous Bus Arbitration Timings
Figure 2-11.
SRAM Write Access
Table 2-9.
Asynchronous Bus Timings
No.
Characteristics
Expression
200 MHz
220 MHz
240 MHz
275 Mhz
Uni
t
Min
Max
Min
Max
Min
Max
Min
Max
250
BB assertion window from BG input
deassertion.
2.5
×
Tc + 5
—
17.5
—
16.4
—
15.4
—
14.1
ns
251
Delay from BB assertion to BG assertion
2
×
Tc + 5
15
—
14.1
—
13.3
—
12.27
—
ns
Notes:
1.
2.
Bit 13 in the Operating Mode Register must be set to enable Asynchronous Arbitration mode.
To guarantee timings 250 and 251, it is recommended that you assert non-overlapping BG inputs to different DSP56300
devices (on the same bus), as shown in
Figure 2-12
, where BG1 is the BG signal for one DSP56300 device while BG2 is the
BG signal for a second DSP56300 device.
A[0–17]
WR
RD
Data
Out
D[0–23]
AA[0–3]
100
102
101
107
114
108
109
103
TA
118
119
Note: Address lines A[0–17] hold their state after a
read or write operation. AA[0–3] do not hold their
state after a read or write operation.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| DSP56321VF200 | 24-Bit Digital Signal Processor |
| DSP56321VF220 | 24-Bit Digital Signal Processor |
| DSP56321VF240 | 24-Bit Digital Signal Processor |
| DSP56321VF275 | 24-Bit Digital Signal Processor |
| DSP56321VL200 | 24-Bit Digital Signal Processor |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| DSP56321FC220 | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
| DSP56321RMAD | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:DSP56321 Reference Manual Addendum |
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