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參數(shù)資料
| 型號： | DSP56321 |
| 廠商： | 飛思卡爾半導(dǎo)體(中國)有限公司 |
| 元件分類： | 數(shù)字信號處理 |
| 英文描述： | 24-Bit Digital Signal Processor |
| 中文描述： | 24位數(shù)字信號處理器 |
| 文件頁數(shù)： | 32/84頁 |
| 文件大?。?/td> | 898K |
| 代理商： | DSP56321 |
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DSP56321 Technical Data, Rev. 11
2-12
Freescale Semiconductor
Specifications
115 Address valid to RD
assertion
—
0.5
×
T
C
2.0
0.5
—
0.3
—
0.1
—
–0.18
—
ns
116 RD assertion pulse width
—
(WS + 0.25)
×
T
C
3.0
[WS
≥
3]
1.25
×
T
C
4.0
[3
≤
WS
≤
7]
2.25
×
T
C
4.0
[WS
≥
8]
0.25
×
T
C
+ 2.0
13.25
—
11.59
—
10.55
—
8.81
—
ns
117 RD deassertion to
address not valid
—
2.25
7.25
—
—
1.69
6.24
—
—
1.21
5.38
—
—
0.54
4.18
—
—
ns
ns
118 TA setup before RD or
WR deassertion
5
—
3.25
—
3.14
—
3.04
—
2.91
—
ns
119 TA hold after RD or WR
deassertion
—
0
—
0
—
0
—
0
—
ns
Notes:
1.
WS is the number of wait states specified in the BCR. The value is given for the minimum for a given category. (For example,
for a category of [3
≤
WS
≤
7] timing is specified for 3 wait states.) Three wait states is the minimum value otherwise.
Timings 100 and 107 are guaranteed by design, not tested.
All timings are measured from 0.5
×
V
CCQH
to 0.5
×
V
CCQH
.
The WS number applies to the access in which the deassertion of WR occurs and assumes the next access uses a minimal
number of wait states.
Timing 118 is relative to the deassertion edge of RD or WR even if TA remains asserted.
2.
3.
4.
5.
Figure 2-10.
SRAM Read Access
Table 2-8.
SRAM Timing (Continued)
No.
Characteristics
Symbol
Expression
1
200 MHz
220 MHz
240 MHz
275 MHz
Unit
Min
Max
Min
Max
Min
Max
Min
Max
A[0–17]
AA[0–3]
RD
WR
D[0–23]
105
106
113
104
116
117
100
TA
118
Data
In
119
Note: Address lines A[0–17] hold their state after a
read or write operation. AA[0–3] do not hold their
state after a read or write operation.
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PDF描述 |
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