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參數(shù)資料
| 型號： | DSP56321 |
| 廠商： | 飛思卡爾半導(dǎo)體(中國)有限公司 |
| 元件分類： | 數(shù)字信號處理 |
| 英文描述： | 24-Bit Digital Signal Processor |
| 中文描述： | 24位數(shù)字信號處理器 |
| 文件頁數(shù)： | 25/84頁 |
| 文件大小： | 898K |
| 代理商： | DSP56321 |
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AC Electrical Characteristics
DSP56321 Technical Data, Rev. 11
Freescale Semiconductor
2-5
Note:
If an externally-supplied square wave voltage source is used, disable the internal oscillator circuit after
boot-up by setting XTLD (PCTL Register bit 2 = 1—see the
DSP56321 Reference Manual
). The external
square wave source connects to
EXTAL and XTAL
is not used.
Figure 2-2
shows the
EXTAL
input signal.
2.4.3
Clock Generator (CLKGEN) and Digital PLL (DPLL)
Characteristics
4
EXTAL cycle time
3
With DPLL disabled
With DPLL enabled
ET
C
5.0 ns
5.0 ns
∞
62.5 ns
4.55 ns
4.55 ns
∞
62.5 ns
4.17 ns
4.17 ns
∞
62.5 ns
3.64 ns
3.64 ns
∞
62.5 ns
7
Instruction cycle time =
I
CYC
= ET
C
With DPLL disabled
With DPLL enabled
I
CYC
10 ns
5.0 ns
∞
1.6
μ
s
9.09 ns
4.55 ns
∞
1.6
μ
s
8.33 ns
4.17 ns
∞
1.6
μ
s
7.28 ns
3.64 ns
∞
1.6
μ
s
Notes:
1.
2.
3.
4.
The rise and fall time of this external clock should be 2 ns maximum.
Refer to
Table 2-6
for a description of PDF and PDFR.
Measured at 50 percent of the input transition.
The indicated duty cycle is for the specified maximum frequency for which a part is rated. The minimum clock high or low time
required for correction operation, however, remains the same at lower operating frequencies; therefore, when a lower clock
frequency is used, the signal symmetry may vary from the specified duty cycle as long as the minimum high time and low time
requirements are met.
Figure 2-2.
External Input Clock Timing
Table 2-6.
CLKGEN and DPLL Characteristics
Characteristics
Symbol
200 MHz
220 MHz
240 MHz
275 MHz
Unit
Min
Max
Min
Max
Min
Max
Min
Max
Predivision factor
PDF
1
1
16
1
16
1
16
1
16
—
Predivider output clock frequency range
PDFR
16
32
16
32
16
32
16
32
MHz
Total multiplication factor
2
MF
5
15
5
15
5
15
5
15
—
Multiplication factor integer part
MFI
1
5
15
5
15
5
15
5
15
—
Multiplication factor numerator
3
MFN
0
127
0
127
0
127
0
127
—
Multiplication factor denominator
MFD
1
128
1
128
1
128
1
128
—
Double clock frequency range
DDFR
160
400
160
440
160
480
160
550
MHz
Phase lock-in time
4
DPLT
6.8
5
150
6
6.8
5
150
6
6.8
5
150
6
6.8
5
150
6
μ
s
Table 2-5.
External Clock Operation (Continued)
No.
Characteristics
Symbol
200 MHz
220 MHz
240 MHz
275 MHz
Min
Max
Min
Max
Min
Max
Min
Max
EXTAL
V
ILX
V
IHX
Midpoint
Note:
The midpoint is 0.5 (V
IHX
+ V
ILX
).
ET
H
ET
L
ET
C
3
4
2
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PDF描述 |
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