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參數(shù)資料
| 型號： | 68HC11 |
| 廠商： | Motorola, Inc. |
| 英文描述： | Technical Data |
| 中文描述： | 技術數(shù)據(jù) |
| 文件頁數(shù)： | 52/336頁 |
| 文件大?。?/td> | 3387K |
| 代理商： | 68HC11 |
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Technical Data
MC68HC11E Family
—
Rev. 4
52
Central Processor Unit (CPU)
MOTOROLA
Central Processor Unit (CPU)
3.3.6.4 Negative (N)
The N bit is set if the result of an arithmetic, logic, or data manipulation
operation is negative (MSB = 1). Otherwise, the N bit is cleared. A result
is said to be negative if its most significant bit (MSB) is a 1. A quick way
to test whether the contents of a memory location has the MSB set is to
load it into an accumulator and then check the status of the N bit.
3.3.6.5 Interrupt Mask (I)
The interrupt request (IRQ) mask (I bit) is a global mask that disables all
maskable interrupt sources. While the I bit is set, interrupts can become
pending, but the operation of the CPU continues uninterrupted until the
I bit is cleared. After any reset, the I bit is set by default and can only be
cleared by a software instruction. When an interrupt is recognized, the I
bit is set after the registers are stacked, but before the interrupt vector is
fetched. After the interrupt has been serviced, a return-from-interrupt
instruction is normally executed, restoring the registers to the values that
were present before the interrupt occurred. Normally, the I bit is 0 after
a return from interrupt is executed. Although the I bit can be cleared
within an interrupt service routine, "nesting" interrupts in this way should
only be done when there is a clear understanding of latency and of the
arbitration mechanism. Refer to
Section 5. Resets and Interrupts
.
3.3.6.6 Half Carry (H)
The H bit is set when a carry occurs between bits 3 and 4 of the
arithmetic logic unit during an ADD, ABA, or ADC instruction. Otherwise,
the H bit is cleared. Half carry is used during BCD operations.
3.3.6.7 X Interrupt Mask (X)
The XIRQ mask (X) bit disables interrupts from the XIRQ pin. After any
reset, X is set by default and must be cleared by a software instruction.
When an XIRQ interrupt is recognized, the X and I bits are set after the
registers are stacked, but before the interrupt vector is fetched. After the
interrupt has been serviced, an RTI instruction is normally executed,
causing the registers to be restored to the values that were present
before the interrupt occurred. The X interrupt mask bit is set only by
相關PDF資料 |
PDF描述 |
|---|---|
| 68HC12 | Advance Information |
| 68HC12DG128 | Advance Information |
| 68HC912DG128PV8 | Advance Information |
| 68HC912DG128VPV8 | Advance Information |
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| 68HC11D0P | 制造商: 功能描述: 制造商:undefined 功能描述: |
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| 68HC11F1FN | 制造商: 功能描述: 制造商:undefined 功能描述: |
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