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參數(shù)資料
| 型號： | 68HC11 |
| 廠商： | Motorola, Inc. |
| 英文描述： | Technical Data |
| 中文描述： | 技術(shù)數(shù)據(jù) |
| 文件頁數(shù)： | 135/336頁 |
| 文件大?。?/td> | 3387K |
| 代理商： | 68HC11 |
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Parallel Input/Output (I/O) Ports
Port A
MC68HC11E Family
—
Rev. 4
Technical Data
MOTOROLA
Parallel Input/Output (I/O) Ports
135
DDRA7
—
Data Direction for Port A Bit 7
Overridden if an output compare function is configured to control the
PA7 pin
0 = Input
1 = Output
The pulse accumulator uses port A bit 7 as the PAI input, but the pin
can also be used as general-purpose I/O or as an output compare.
NOTE:
Even when port A bit 7 is configured as an output, the pin still drives the
input to the pulse accumulator.
PAEN
—
Pulse Accumulator System Enable Bit
Refer to
Section 9. Timing System
.
PAMOD
—
Pulse Accumulator Mode Bit
Refer to
Section 9. Timing System
.
PEDGE
—
Pulse Accumulator Edge Control Bit
Refer to
Section 9. Timing System
.
DDRA3
—
Data Direction for Port A Bit 3
This bit is overridden if an output compare function is configured to
control the PA3 pin.
0 = Input
1 = Output
I4/O5
—
Input Capture 4/Output Compare 5 Bit
Refer to
Section 9. Timing System
.
RTR[1:0]
—
RTI Interrupt Rate Select Bits
Refer to
Section 9. Timing System
.
Address:
$1026
Bit 7
6
5
4
3
2
1
Bit 0
Read:
DDRA7
PAEWN
PAMOD
PEDGE
DDRA3
I4/O5
RTR1
RTR0
Write:
Reset:
0
0
0
0
0
0
0
0
Figure 6-2. Pulse Accumulator Control Register (PACTL)
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| 68HC12 | Advance Information |
| 68HC12DG128 | Advance Information |
| 68HC912DG128PV8 | Advance Information |
| 68HC912DG128VPV8 | Advance Information |
| 68HC912DG128 | Advance Information |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| 68HC11A1FN | 制造商: 功能描述: |
| 68HC11D0P | 制造商: 功能描述: 制造商:undefined 功能描述: |
| 68HC11E1CFN2 | 制造商:Motorola Inc 功能描述: |
| 68HC11E1FN | 制造商:undefined 功能描述: |
| 68HC11F1FN | 制造商: 功能描述: 制造商:undefined 功能描述: |
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