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參數(shù)資料
| 型號(hào)： | 68HC11 |
| 廠商： | Motorola, Inc. |
| 英文描述： | Technical Data |
| 中文描述： | 技術(shù)數(shù)據(jù) |
| 文件頁數(shù)： | 124/336頁 |
| 文件大小： | 3387K |
| 代理商： | 68HC11 |
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Technical Data
MC68HC11E Family
—
Rev. 4
124
Resets and Interrupts
MOTOROLA
Resets and Interrupts
return address for the illegal opcode interrupt is the address of the first
byte of the illegal opcode. Otherwise, it would be almost impossible to
determine whether the illegal opcode had been one or two bytes. The
stacked return address can be used as a pointer to the illegal opcode so
the illegal opcode service routine can evaluate the offending opcode.
5.6.4 Software Interrupt (SWI)
SWI is an instruction, and thus cannot be interrupted until complete. SWI
is not inhibited by the global mask bits in the CCR. Because execution
of SWI sets the I mask bit, once an SWI interrupt begins, other interrupts
are inhibited until SWI is complete, or until user software clears the I bit
in the CCR.
5.6.5 Maskable Interrupts
The maskable interrupt structure of the MCU can be extended to include
additional external interrupt sources through the IRQ pin. The default
configuration of this pin is a low-level sensitive wired-OR network. When
an event triggers an interrupt, a software accessible interrupt flag is set.
When enabled, this flag causes a constant request for interrupt service.
After the flag is cleared, the service request is released.
5.6.6 Reset and Interrupt Processing
Figure 5-5
and
Figure 5-6
illustrate the reset and interrupt process.
Figure 5-5
illustrates how the CPU begins from a reset and how interrupt
detection relates to normal opcode fetches.
Figure 5-6
is an expansion
of a block in
Figure 5-5
and illustrates interrupt priorities.
Figure 5-7
shows the resolution of interrupt sources within the SCI subsystem.
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PDF描述 |
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