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參數(shù)資料
| 型號： | 68HC11 |
| 廠商： | Motorola, Inc. |
| 英文描述： | Technical Data |
| 中文描述： | 技術(shù)數(shù)據(jù) |
| 文件頁數(shù)： | 117/336頁 |
| 文件大?。?/td> | 3387K |
| 代理商： | 68HC11 |
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Resets and Interrupts
Reset and Interrupt Priority
MC68HC11E Family
—
Rev. 4
Technical Data
MOTOROLA
Resets and Interrupts
117
5.4.8 Serial Peripheral Interface (SPI)
The SPI system is disabled by reset. The port pins associated with this
function default to being general-purpose I/O lines.
5.4.9 Analog-to-Digital (A/D) Converter
The analog-to-digital (A/D) converter configuration is indeterminate after
reset. The ADPU bit is cleared by reset, which disables the A/D system.
The conversion complete flag is indeterminate.
5.4.10 System
The EEPROM programming controls are disabled, so the memory
system is configured for normal read operation. PSEL[3:0] are initialized
with the value %0110, causing the external IRQ pin to have the highest
I-bit interrupt priority. The IRQ pin is configured for level-sensitive
operation (for wired-OR systems). The RBOOT, SMOD, and MDA bits in
the HPRIO register reflect the status of the MODB and MODA inputs at
the rising edge of reset. MODA and MODB inputs select one of the four
operating modes. After reset, writing SMOD and MDA in special modes
causes the MCU to change operating modes. Refer to the description of
HPRIO register in
Section 4. Operating Modes and On-Chip Memory
for a detailed description of SMOD and MDA. The DLY control bit is set
to specify that an oscillator startup delay is imposed upon recovery from
stop mode. The clock monitor system is disabled because CME is
cleared.
5.5 Reset and Interrupt Priority
Resets and interrupts have a hardware priority that determines which
reset or interrupt is serviced first when simultaneous requests occur. Any
maskable interrupt can be given priority over other maskable interrupts.
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PDF描述 |
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