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參數(shù)資料
| 型號(hào)： | 68HC11 |
| 廠商： | Motorola, Inc. |
| 英文描述： | Technical Data |
| 中文描述： | 技術(shù)數(shù)據(jù) |
| 文件頁數(shù)： | 113/336頁 |
| 文件大?。?/td> | 3387K |
| 代理商： | 68HC11 |
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Resets and Interrupts
Resets
MC68HC11E Family
—
Rev. 4
Technical Data
MOTOROLA
Resets and Interrupts
113
CME
—
Clock Monitor Enable Bit
This control bit can be read or written at any time and controls whether
or not the internal clock monitor circuit triggers a reset sequence when
the system clock is slow or absent. When it is clear, the clock monitor
circuit is disabled, and when it is set, the clock monitor circuit is
enabled. Reset clears the CME bit.
0 = Clock monitor circuit disabled
1 = Slow or stopped clocks cause reset
Bit 2
—
Unimplemented
Always reads 0
CR[1:0]
—
COP Timer Rate Select Bit
The internal E clock is first divided by 2
15
before it enters the COP
watchdog system. These control bits determine a scaling factor for
the watchdog timer. See
Table 5-1
for specific timeout settings.
5.3.6 Configuration Control Register
EE[3:0]
—
EEPROM Mapping Bits
EE[3:0] apply only to MC68HC811E2. Refer to
Section 4. Operating
Modes and On-Chip Memory
.
NOSEC
—
Security Mode Disable Bit
Refer to
Section 4. Operating Modes and On-Chip Memory
.
Address:
$103F
Bit 7
6
5
4
3
2
1
Bit 0
Read:
EE3
EE2
EE1
EE0
NOSEC
NOCOP
ROMON
EEON
Write:
Reset:
0
0
0
0
1
1
1
1
Figure 5-3. Configuration Control Register (CONFIG)
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| 68HC12 | Advance Information |
| 68HC12DG128 | Advance Information |
| 68HC912DG128PV8 | Advance Information |
| 68HC912DG128VPV8 | Advance Information |
| 68HC912DG128 | Advance Information |
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參數(shù)描述 |
|---|---|
| 68HC11A1FN | 制造商: 功能描述: |
| 68HC11D0P | 制造商: 功能描述: 制造商:undefined 功能描述: |
| 68HC11E1CFN2 | 制造商:Motorola Inc 功能描述: |
| 68HC11E1FN | 制造商:undefined 功能描述: |
| 68HC11F1FN | 制造商: 功能描述: 制造商:undefined 功能描述: |
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